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본 논문은 명령형 프로그램으로부터 비동기 회로를 합성하는 AHIR HLS 프레임워크를 제시합니다. 이 프레임워크는 제어 경로를 Petri net으로 모델링하고, 마이크로 파이프라인과 유사한 구조의 비동기 회로를 생성합니다. 또한, 생성된 회로의 정확성을 검증하기 위한 타이밍 제약 조건 형식화 및 정적 타이밍 분석기를 개발하여 상용 ASIC 툴체인과의 통합 가능성을 입증했습니다.
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원문 바로가기비동기 회로는 낮은 유휴 전력 소비, 잠재적으로 낮은 지연 시간, 클럭 분배 문제 부재 등 동기식 대응물에 비해 몇 가지 이점을 가집니다. 하지만 특히 명령형 프로그램으로부터 비동기 시스템의 고수준 합성(HLS)을 위한 산업 규모의 전자 설계 자동화(EDA) 지원은 여전히 제한적입니다. 본 논문에서는 AHIR HLS 프레임워크를 사용하여 명령형 프로그램으로부터 비동기 회로를 합성하는 접근 방식을 제시합니다. 이 프레임워크는 제어 경로를 1-안전하고 라이브한(live) 특성을 갖는 제한된 형태의 Petri net 형태로 모델링합니다. 본 연구에서는 AHIR에서 이러한 표현을 시작하여, 마이크로 파이프라인 아키텍처와 유사하게 컨트롤러와 데이터 경로 간에 번들 데이터 상호작용을 가진 단일 레일 데이터 경로 및 지연 불감(delay insensitive) 컨트롤러를 갖는 비동기 회로를 생성합니다. 우리는 생성된 회로의 올바른 작동에 필요한 타이밍 제약 조건을 형식화하고, 이러한 제약 조건이 일방향적(feasible), 필요하며 충분함을 보여줍니다. 또한, 이 회로가 이러한 제약 조건을 충족하는지 확인하기 위해 정적 타이밍 분석기(static timing analyzer)를 개발했습니다. 저희의 흐름은 상용 ASIC 툴체인 및 표준 동기 셀 라이브러리와 원활하게 통합됩니다. 본 접근 방식을 시연하기 위해, AES 암호화 알고리즘의 엔드투엔드 구현을 보여주고, 후 레이아웃 회로 시뮬레이션을 사용하여 결과 회로의 정확성을 검증하고 성능을 추정합니다.