신경망 프로세서(Neural Network Processor)를 설계하는 것은 엔드 투 엔드(End-to-End) 공동 설계(Co-design) 문제입니다. 네트워크 아키텍처(Network Architecture)와 학습 예산(Training Budget)은 추론 워크로드(Inference Workload)를 결정하며, 하드웨어 매핑(Hardware Mapping) 결정은 칩 면적, 지연 시간(Latency), 에너지 소모를 결정합니다. 그리고 이러한 특성들은 제조 수율(Fabrication Yield)과 제조 비용을 좌우합니다. 실제로 이러한 결정들은 별도의 단계에서 이루어지며, 기존의 공동 설계 방법론들은 특정 알고리즘에 밀접하게 결합되어 있어 전체 파이프라인을 재작업하지 않고는 한 구성 요소를 개선하기 어렵습니다.

본 논문은 단조 공동 설계 이론(Monotone Co-design Theory)에 기반하여 네트워크 학습(Network Training), 칩 매핑(Chip Mapping), 웨이퍼 레벨 제조(Wafer-level Fabrication), 컴퓨팅 자원 할당(Compute Resource Allocation)에 걸친 네 가지 상호 운용 가능한 설계 블록으로 구성된 통합 프레임워크를 제시합니다. 각 블록은 시스템의 나머지 부분에 대해 기능-자원 인터페이스(Functionality-resource Interface)만을 노출하므로, 다른 곳의 구조적 변경 없이도 어떤 블록이든 개선할 수 있습니다.

핵심적인 기여는 불확실성(Uncertainty)의 처리입니다. 본 프레임워크는 확률적 결과(Stochastic Outcomes)를 점 추정치(Point Estimates)로 축소하는 대신, 성공 확률의 역수인 신뢰도(Confidence)를 비용(Cost), 시간(Time), 전력(Power)과 함께 명시적이고 최적화 가능한 자원으로 도입합니다.

세 가지 사례 연구를 통해 이 접근 방식을 검증합니다. 첫 번째 연구는 이기적인 애플리케이션 시나리오 전반에 걸쳐 파레토 최적(Pareto-optimal) 구현을 찾아냅니다. 두 번째 연구는 신뢰도(Confidence)가 사후 진단(Post-hoc Diagnostic) 도구가 아닌, 지속적으로 조정 가능한 설계 노브(Design Knob)로 기능함을 확인합니다. 세 번째 연구는 단일 블록의 구현을 개선하는 것이 공동 설계 다이어그램(Co-design Diagram)을 수정하지 않고도 자동으로 전역 파레토 프런트(Global Pareto Front)로 전파됨을 보여줍니다.