고속 DDR5 및 LPDDR5/6 메모리 컨트롤러의 자동화된 프리실리콘 검증: UVM 기반 클로즈드-루프 타이밍, 모드 레지스터 및 PHY

외부 메모리 인터페이스(LPDDR5/4 및 DDR5와 같은)는 현대 모바일, 클라우드 및 엔터프라이즈 컴퓨팅 시스템의 필수 구성 요소입니다. 메모리 제조업체들이 물리적 DRAM 다이 개발에 집중하는 동안, 대다수의 반도체 회사들은 이러한 표준화된 외부 메모리와 인터페이스하기 위해 전용 메모리 컨트롤러가 필요한 맞춤형 애플리케이션 ASIC을 설계합니다. 결과적으로, 메모리 컨트롤러 RTL의 프리실리콘 설계 검증(제3자 DRAM Verification IP에 대한 Device Under Test (DUT) 역할 수행)은 글로벌 반도체 산업 전반에 걸쳐 보편적이고 중요한 과제입니다. 본 논문은 메모리 컨트롤러 검증을 위한 자동화된 프리실리콘 구성 및 클로즈드-루프 초기화 프레임워크를 제시합니다. 제안된 솔루션은 JEDEC 타이밍 및 구성 매개변수를 DRAM VIP의 데이터베이스 파일(예: Denali SOMA 파일)에서 직접 파싱하여 메모리 컨트롤러 DUT의 레지스터를 구성하며, 사용자 정의 모드 레지스터 레지스터 추상화 계층(MR-RAL)이 휘발성 DRAM VIP 상태를 실시간으로 추적합니다. 나아가, 동적이며 재컴파일 불필요한 PHY 초기화 흐름은 테스트벤치에서 인터페이스 매개변수를 직접 무작위화하고, 시스템 호출을 통해 온더플라이 구성 생성을 실행하며, 런타임에 결과 레지스터 쓰기 시퀀스를 파싱합니다. 이러한 자동화된 방법론들을 프리실리콘 검증 흐름에 통합함으로써, 엔지니어들은 설정 오버헤드를 제거하고, 잘못된 프로토콜 위반을 방지하며, 복잡한 PHY 및 메모리 컨트롤러 구성에 대한 포괄적인 무작위 테스트를 수행할 수 있습니다.