VeriPilot: LLM 기반의 Verilog 디버깅 프레임워크

Verilog 디버깅은 디지털 회로 설계에서 가장 많은 시간이 소요되는 단계 중 하나로 남아 있습니다. 최근 거대 언어 모델 (Large Language Models (LLMs))의 발전으로 자동화된 디버깅이 가능해졌으나, 기존의 대부분의 접근 방식은 엔드 투 엔드 (end-to-end) 방식으로 테스트 출력과 컴파일러 피드백에만 전적으로 의존하며, 이는 복잡한 버그에 대한 효과를 제한합니다. 주요 과제는 오류의 근본 원인이 관찰 가능한 출력값으로부터 멀리 떨어져 있을 수 있어, LLM이 코드 내의 긴 의존성 체인 (dependency chains)을 추적하기 어렵다는 점입니다. 이러한 문제는 코드베이스가 커질수록 더욱 악화되며, 긴 컨텍스트 길이 (context lengths)는 효율적인 추론을 방해합니다. 이러한 한계를 해결하기 위해, 우리는 골든 레퍼런스 모델 (golden reference models)을 활용하여 미세한 버그 위치 파악 (bug localization) 및 수정을 가능하게 하는 LLM 기반 디버깅 프레임워크인 VeriPilot을 제안합니다. VeriPilot은 LLM 기반 분석을 통해 Verilog 설계와 그에 상응하는 골든 모델 간의 내부 변수 의미론 (internal variable semantics)을 정렬함으로써 출력 수준의 비교를 넘어섭니다. 그런 다음 정적 분석 (static analysis)에서 도출된 제어-데이터 흐름 그래프 (Control-Data-Flow Graphs (CDFGs))를 사용하여 단계별 신호 추적 (signal tracing)을 수행하며, 골든 모델의 올바른 대응 부분과 함께 의심스러운 코드 영역의 최소 집합을 식별합니다. 이러한 구조화된 통찰력은 이후 LLM에 제공되어 추론과 자동 코드 수정을 가이드합니다. NVIDIA의 Comprehensive Verilog Design Problems (CVDP) 벤치마크를 통한 실험 결과, VeriPilot은 GPT-4o의 수정 성공률을 54.3%에서 85.71%로 향상시켜, 복잡한 Verilog 설계에 대한 버그 위치 파악 정확도와 수정 효과를 모두 크게 개선함을 입증했습니다. 소스 코드와 벤치마크는 Github https://github.com/YihanWn/VeriPilot.git 에서 공개적으로 사용할 수 있습니다.