VeriBugBench: 검증된 Verilog RTL 디버깅 벤치마크 구축 프레임워크

요약

본 논문은 Verilog RTL 디버깅을 위한 벤치마크 구축 프레임워크인 VeriBugBench를 제시합니다. 이 프레임워크는 LLM 기반 테스트벤치 향상과 결함 구축을 통해, 반복적인 복구 패턴을 역 연산자로 매핑하고 설계별 자극 단계를 생성합니다. 이를 통해 RTL 디버깅 방법론의 평가 기준을 높이고 결함 가시성을 개선하는 데 기여합니다.

핵심 포인트

• VeriBugBench는 Verilog RTL 디버깅 벤치마크 프레임워크입니다.
• LLM 기반 테스트벤치를 활용하여 설계별 자극 단계를 생성합니다.
• 45개 프로젝트에 적용되어 결함 가시성을 평균 36%에서 39%로 증가시켰습니다.