TSMC보다 2년 빠르게 도입하는 삼성? High-NA EUV의 한계와 두 회사의 서로 다른 계산

Video: TSMC보다 2년 빠르게 도입하는 삼성? High-NA EUV의 한계와 두 회사의 서로 다른 계산
Channel: 안될공학 - IT 테크 신기술
Duration: 13m 43s
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네, 여러분 안녕하세요. 패치입니다. 삼성전자가 ASML이랑 함께 반도체를 만드는데 수십년 동안 써왔던 마스크 크기를 바꾸겠다고 발표했습니다. 지금은 6in치인데요. 앞으로 12in급 대형 마스크를 쓰기 위한 컨소시움에 참여한다는 겁니다. 포토마스크는 웨이퍼에 찍을 회로 모양이 담긴 원본 판이거든요. 이유비 장비는이 판에서 반사된 빛을 이용해 가지고 회로 무늬를 작게 줄여서 웨이퍼에 옮기죠. 회로는 점점 더 작게 만드는데 그 회로가 그려진 원본는 오히려 커져야 한다는 얘기입니다. 같은 발표에서 삼성은 2028년 첨단 디램 양산에 메모리 어깨 최초로 하이 NAV를 적용하겠다는 목표도 밝혔습니다. 하이는 기존 장비로는 구분하기 어려웠던 간다한 선까지 더 똑하게 찍을 수가 있는데요. 한대 가격이 약 3억 5천만에서 4억 달러로 추장이 될 정도로 비싼 장비입니다. 같은 기능을 더 작은 칩에 넣을 수도 있고요. 칩 크기를 유지하면서 회로를 더 많이 넣을 수도 있죠. 지금 쓰는 이비 장비의 na. 그러니까 빛을 얼마나 넓은 각도로 받아서 모을 수 있는지를 나타내는 값은 0.33입니다.

그런데 하이 NA는 이거를 0.55까지 높혔어요. 같은 이유비 빛을 쓰면서도 회로의 세밀한 모양을 더 잘 구분할 수 있게 된 거죠. ASML은 한 번의 노강으로 기존 이유비보다 1.7배 작은 패턴을 찍을 수 있다고 설명을 합니다. 이게 빛을 받아들이는 각도를 넓이다 보니까 마스크 쪽에서는 빛이 너무 비스듬하게 다아 가지고 반사가 잘 안 되는 문제가 생겼거든요. ASML은이 문제를 해결하면서 기존 마스크도 계속 쓸 수 있도록 원본 회로를 축소하는 비율를 바꿨습니다. 기존 이유비는 마스크에 그려진 회로를 가로와 세로 모두 1로 줄이는데요. 한 방향은 1/ 그리고 다른 방향은 1로 줄이죠. 이렇게 방향마다 배율이 다른 구조를 아모픽 광학이라고 부릅니다. 같은 크기의 원본을 한 방향에서 더 많이 줄이니까 웨이퍼에 찍히는 길이도 그 방향에서는 절반이 되겠죠. 기존 이유비가 한 번에 찍는 영역은 가로 26m 그리고 세로 33m인데 하이N에서는 이게 세로가 16.5mm로 5mm로 줄어듭니다. 면적으로 계산을 하면 858제m에서 429제m.

그러니까 정확히 절반으로 줄어드는 거죠. ASML도 하이Na의 노각 영역이 기존 NXA 장비의 절반이라고 설명을 합니다.이 85제M라는 숫자는 반도체 업계에서 자주 나오는 그 레티컬 이미지랑 연결이 되는데요. 앞에서 설명한 포토마스크를 현장에서는 레티클이라고 부르죠. 보통 레티컬 이미지라고 하면 노강 장비가 한 번에 찍을 수 있는 최대 영역을 뜻하는데요. 칩을 한 번에 찍고 싶다면 가로와 세로가이 범위 안에 들어와야겠죠. 그래서 M비디아의 대형 GPU를 보면이 숫자 가까이까지 커진 제품들이 있습니다. A100에 들어가는 실리콘 칩은 826M 그리고 H100은 814제m입니다. 회로를 최대한 많이 넣으면서도 레티컬 리밋 안에다가 넣으려다 보니까 이런 대형 GPU는 800제m대까지 커진 거죠.이 이 크기 제한은 EB에서 갑자기 생긴 건 아니고요. 앞선 첨단 노강 장비에서도 계속 존재를 해 왔는데요. 블랙웰 데이터 센터 GPU는 아의 레티클 리밋에 가까운 실리콘 칩을 따로 만들어서 연결을 하는 구조를 택했습니다.

한 장에 거대한 실리콘으로 더 키우기가 어려워지니까 큰 칩을 고속으로 연결한 거죠. 이렇게 큰 칩에 하이 NA를 쓰려면 문제가 좀 생기는데요. 기존에는 레티컬 리밋 안에 들어오던 칩도 하이N에서는 한 번에 찍는 면적이 절반으로 줄어지니까요. 이거를 해당층의 회로를 두 구역으로 나눠 찍고서 경계에서 이어주는 방법을 쓸 수가 있습니다. 하나의 실리콘 칩 위에서 나눠서 찍은 회로를 연결하는 작업인데요. 이거를 스티칭이라고 합니다. 예를 들어서 칩를 가로지르는 그런 배선이 있다고 해 볼게요. 왼쪽을 먼저 찍은 다음에 오른쪽을 찍었는데 오른쪽이 조금 위로 밀리면 배선 끝이 서로 비켜나겠죠. 연결 부위가 그러면 가늘어지거나 끊어질 수가 있습니다. 이거를 나노미터 단위로 맞춰야 되는 거예요. 그런데 위치만 맞춘다고 끝나지도 않습니다. 경계에는 두 번의 노강에서 나온 빛이 겹쳐 들어오는 부분이 있는데 빛을 너무 많이 받거나 적게 받으면 원하는 굵기의 배선이 나오지 않을 수도 있죠. 다른 곳에서는 잘 찍히던 회로가 연결 부위에서만 분량이 될 수가 있는 거예요.

그래서 칩을 살게 할 때부터 경계 근처의 배선 간격을 조금 넓히거나 아니면 특히 촘촘하고 까다로운 회로는 그곳을 피해서 배치하기도 합니다. 더 미세하게 찍는 장비를 쓰면서도 이어붙이는 부분에는 오히려 여유 공간을 남겨야 할 수도 있어요. 그래서 이번 12in 마스크는 이런 스티칭 부담을 줄이기 위해 가지고 원본 자체를 더 크게 만들자는 계획입니다. 논이 되는 규격은 6 * 12in처럼 지금의 마스크를 한쪽으로 길게 늘리는 형태인데요. 하이NA에서 1/로 줄이는 방향으로 원분 영역을 늘리게 되면 기존 이유비만큼 넓은 영역을 다시 한 번에 찍을 수가 있겠죠. 지금 6인치 마스크 때문에 둘로 나눠야 하는 큰 회로를 더 긴 원본에 한꺼번에 담는 거예요. ASML은이 대형 마스크를 이용하면 엔비디아나 구글이 설계하는 것 같은 큰 데이터 센터 칩도 하이NA에서 기존과 비슷한 크기로 찍을 수 있다고 설명을 하고 있습니다. 근데 마스크 한 장만 크게 만든다고 바로 쓸 수 있는 건 또 아니에요. 회로를 마스크에 기록하는 장비부터 결함을 검사하는 장비까지 큰 판을 다룰 수 있어야 합니다.

노강 장비 안에서 마스크를 빠르고 정밀하게 움직이는 장치도 새로운 규격에 맞춰야 되죠. 삼성이 ASM의 장비 몇 대를 주문하는 수준이 아니라 여러 회사가 참여하는 컨소시움에 들어간 이유도 바로 이겁니다. 마스크 규격 하나가 바뀌면 그 앞뒤에 있는 장비들도 같이 바뀌어야 돼요. 삼성이 2028년에 하이N 디램을 만든다는 계획이랑이 대형 마스크 일정에는 꽤 차이가 있는데요. ASML이 공개한 대형 마스크 시험 생산 라인 목표는 2031년이고요. 새 규격에 맞춘 전체 시스템은 2033년까지 준비를 한다는 계획입니다. 삼성이랑 SK 하이닉스가 이야기하는 2028년 디램 양산보다 더 한참 뒤죠. 발표된 일정대로라면 삼성은 일단 지금의 6인치 마스크로 하이N 디램 양산을 시작을 하고요. 대형 마스크는 그 이후에 활용하는 순서가 됩니다. 디램에서는이 순서가 가능해요. 개별 칩이 큰 GPU보다 작아서 줄어든 노각 영역 안에 들어간다면 칩 한 가운데를 나눠서 찍는 스티칭을 굳이 하지 않아도 되거든요. 메모리 업체가 먼저 기대를 하는 건 복잡한 제조 공정을 줄이는 효과예요.

디램셀을 계속 작게 만들다 보면 한 번에 원하는 패턴을 찍기가 어려워져서 패턴을 나누고 가공을 반복하는 그런 멀티 패턴이 필요해지죠. 그럼 작업이 늘어날수록 시간도 더 걸리고 따로 만든 패턴의 위치도 계속 맞춰야 합니다. 아이맥은 차세드 디램의 특정 연결 패턴을 만드는 연구에서 기존 0.33N 33N 이후로는 최소 세 장의 마스크가 필요했던 작업을 하이 NA에서는 한 장으로 처리를 할 수 있다고 발표를 했어요. 전체 디램 공정이 세 단계에서 한 단계로 줄어든다는 뭐 그런 얘기는 아니고요.이 특정 패턴에서 멀티 패턴을 없앨 수 있었다는 그런 결과입니다. 작은 칩도 웨이퍼 한 장을 채우려면 노강 횟수가 늘어나는 부담은 있습니다. 하이NA가 한 번에 찍는 면적이 절반이니까 같은 웨이퍼를 채우려면 더 자주 움직이고 찍어야 하는데요. ASML은 마스크랑 웨이퍼를 움직이는 장치를 더 빠르게 만들어서이 부담을 줄였습니다. 그래서 노약 면적의 절반이라고 웨이퍼 생산량까지 그대로 절반이 되는 건 아니고요. 대형 마스크가 준비가 되면 같은 웨이퍼를 더 적은 횟수로 찍을 수 있죠.

ASML 측은 이번 전환에 성공을 하면 하이NA 시스템의 생산성을 최대 40% 높일 수 있다고 로이터에 설명을 했습니다. 아직 실제 양산에서 확인된 숫자는 아니지만 대형 GP뿐만이 아니라 작은 디램을 만드는 회사도 12in 마스크 개발에 참여할 이유가 생기는 그런 부분이에요. SK 하이닉스도 이미 하이NA를 준비를 하고 있는데요. 하이닉스는 2025년 9월 2000 M16 공장에 ASML의 양산용 하이엔 장비 EXE 5200B를 설치를 했다고 발표를 했습니다. 당시에는 양산용 하이 장비를 메모리 업계 최초로 설치를 했다는 점을 강조를 했어요. 근데 이번에는 하이닉스도 2028년 디램 양산에 하이NA를 적용을 하는게 목표라고 밝혔습니다. 삼성이랑 같은 해죠. 삼성이 이번에 말한 메모리 어깨 최초는 앞으로 제품 양산을 먼저 적용을 하겠다는 그런 목표고요. 하이닉스가 작년에 말한 최초는 장비 설치에 관한 것이라서 이게 기준이 조금 달라요. 양사가 같은 해를 목표로 잡고 있는만큼 실제 양산 순서는 아직 정해지지 않았습니다.

근데 파운더리에서는 사정이 조금 다른데요. 고객이 설계를 해 가지고 가져오는 칩의 크기까지 받아 줘야 하기 때문이에요. 삼성은 디램이랑 파운드리를 함께하고 있어 가지고 디램에서는 작은 새를 더 정밀하게 찍어서 멀티 패턴을 줄이는 효과를 먼저 노릴 수가 있죠. 반면에 TSMC는 파운더리가 본업이고요. 엔비디아 같은 고객이 설계한 거대한 AI까지 실제로 대량 생산을 해야 해요. TSMC가 몇 년 전까지만 해도 하이NA 도입에 상당히 신중했던 것도 이런 관점에서 보면 이해가 좀 되시죠? 2024년 TSMC는 A16 공정을 만드는데 하이가 꼭 필요하진 않다고 밝혔습니다. 당시에 TSMC가 공식적으로 이야기를 한 이유는 가격이란 경제성이었는데요. 기존 이유비가 충분히 잘 작동을 하는 그런 상황에서 한 대에 수천억 원이 들어가는 장비를 굳이 먼저 넣을 필요가 있느냐 그런 판단이었죠. 2025년에도 TSMC는 기존 EU비에서 계속 계산할 여지가 있다면서 하이NA 도입 시점을 좀 검토하고 있었습니다. 우리가 앞에서 본 하프필드 문제도이 경제성에 영향을 좀 주는데요.

하이 NA의 해상도는 좋아졌는데 현재 6인치 마스크를 쓰면 한 번에 찍는 영역이 절반으로 줄어들고 큰 칩에서는 스티칭까지 해야 하니까요. ASML이 공개한 장비 성능을 보면이 차이가 숫자로도 나타납니다. EXA 5200는 스티칭을 쓰지 않았을 때 시간당 175장의 웨이퍼를 처리를 하는 조건이 제시가 되어 있는데 스티칭을 사용하는 조건에서는 135장이에요. 이후 장비에서도이 차이가 남아 있습니다. 실제 생산량은 공정 조건에 따라서 달라지지만 큰 칩을이어서 찍는 작업이 공짜로 따라오는 건 아니라는게 분명한 거죠. 그래서 국내 일부 기사처럼 삼성이 먼저 움직였고 TSMC가 뒤늦게 따라온다. 이런 식으로 보는 건 현실이랑 조금 거리가 있습니다. 어, 제가 삼성 파운더리를 낮게 평가하자는 얘기는 아니고요. 당연히 우리나라 기업이고 하이 디램을 빠르게 양산하려는 것도 분명 한데요. 그렇지만 현재 파운드리 사업의 규모만 놓고 보면 올해 2분기 TSMC의 시장 점류율은 72.5% 5% 그리고 삼성은 5.9%였습니다.

차이가 상당해요. TSMC는 엔비디아를 포함해서 대형 AI칩 고객들의 첨단 공정 양산을 실제로 막고 있죠. 이런 고객들은 앞에서 봤던 레티클 가까이 실리콘을 쓰는 경우가 있어서 하이NA를 넣었을 때 얻는 그런 미세화 효과랑 하프 필드에서 생기는 부담을 같이 계산을 해야 합니다. TSMC가 A16까지의 기존 이유비를 활용을 하면서 하이NA가 충분히 무르기를 기다린 것도 이런 조건이랑 잘 맞는 거죠. 다만 TSMC가 과거 하이NA 도입을 늦춘 이유를 뭐 공식적으로 이거는 스티칭 때문이다 이렇게 밝힌 건 아니고요.이 부분은 공개된 장비 조건이랑 고객 구조를 함께 놓고 봤을 때 나온 해석이라고 보시면 돼요. 그리고 지금은 조건이 달라지고 있습니다. TSMC는 하이NA를 2030년부터 첨단 공정의 대량 생산에 사용을 하겠다고 공식 발표를 했습니다. 동시에 ASML이랑 함께 12in 대형 마스크 전환도 주도를 하고 있는데요. 2031년 대형 마스크 파일럿 라인을 만들고 2033년에는 새로운 마스크를 이용한 전체 노강 시스템을 첨단 공정에 쓸 수 있도록 준비를 하겠다는 그런 일정인 거죠.

TSMC가 그동안 하이NA를 거부하다가 갑자기 생각을 바꿨다기보다는 기존 이유비로 만들 수 있는 동안에는 그 장비를 쓰고 그리고 하이 NA의 비용이랑 생산성이 이제 실제 고객 칩에서도 맞아가는 시점부터 도입을 하겠다라는 그런 흐름이랑 더 가깝다고 보시면 돼요. 여기에서 A14의 일정도 같이 보면 하이NA가 첨단 공정의 필수 조건은 아니라는게 더 잘 보이는데요. TSMC의 A14는 하이N의 양산 도입보다 빠른 2028년 양산 예정입니다. CSMC는 A14 개발이 현재 계획대로 진행이 되고 있고 수율도 일정보다 앞서 있다고 밝혔어요. 하이NA를 쓰기 전에도 다음 세대 공정 개발은 계속 진행을 할 수 있다는 얘긴 거죠. 그래서 삼성의 하이N& 디딜 디램이 2028년이고 TSMC의 하이N 도입이 2030년이라는 숫자만 이렇게 딱 떼어 놓고서 삼성의 반도체 공정이 TSMC보다 2년 앞섰다라고 비교를 하면 이거는 현실이랑 전혀 다른 얘기가 됩니다. 삼성은 디램이라는 작은 반복 구조에서 하이엔를 먼저 활용하려는 것이고요.

TSMC는 여러 고객의 로직 칩을 받아 가지고 생산하는 파운드리에서 어느 레이어부터 세 장비를 쓰는게 경제적인지 계산을 하고 있는 거니까요. 반대로 인텔은 하이NA를 먼저 실제 생산에 집어넣어서 경험을 쌓는 길을 택했는데요. 인텔 18A로 만든 펜슬 레이크 가운데 일부 제품의 특정 레이어는 이미 하이NA로 양산이 되고 있습니다. 인텔은 2026년 9월 기준 장비 인증이랑 연구 개발 그리고 실제 양산을 합쳐서 하이 NA에서 처리한 웨이퍼가 100만 장을 넘었다고 밝혔는데요. 현재 제품 수율도 기존 이유비랑 만든 그런 같은 레이어랑 비슷한 수준이라고 설명을 합니다. 그리고 인텔 역시도 지금의 6인치 마스크에서 큰 칩을 만들 때는 설계를 하프필드 안에다 맞추거나 스티칭을 쓰고 있죠. 동시에 6 * 12in 대형 마스크 전환도 밀고 있고요. 하이NA를 누가 먼저 샀느냐 이것만 놓고 보면 삼성이랑 하이닉스 인트의 TSMC이 순서로 줄을 세울 수 있을지도 모르는데요. 실제 반도체 생산에서는 그 순서보다는 어떤 칩의 어떤 레이어에다가 넣어서 제조 단계를 얼마나 줄이느냐 이게 더 중요한 거죠.

삼성은 디램에서 2028년부터 그 효과를 확인하려고 하는 거고 TSMC는 기존 이유로 첨단 로직을 계속 만들면서 2030년부터를 본격적으로 쓰겠다라는 그런 계획입니다. 인텔은 먼저 실제 제품에 넣어서 데이터를 쌓고 있는 거고요. 여기에다가 12in 대형 마스크까지 준비가 되면 하이는 작은 회로를 더 잘 찍는 것뿐만이 아니라 지금보다 큰 영역을 스티칭 없이도 찍을 수 있게 되겠죠. ASML은 대형 마스크 전환에 성공을 하면 시스템 생산성이 최대 40% 높아질 수 있다고 보고 있습니다. 아직 실제 양산에서 확인된 숫자는 아니지만 왜 업깨가 마스크까지 바꾸려고 하는지는이 숫자에서도 잘 드러나고 있어요. 삼성의 2028년 하이Na 디램에서 먼저 볼 것도 뭐 업계 최초 이런 이름보다는 기존 이유비로 여러 번 나눠서 만들던 공정을 실제로 얼마나 줄였고 그게 디램 환장을 만드는 비용을 또 얼마나 낮췄는지일 것 같습니다. 자, 그럼 오늘은 여기까지 패치였습니다.