TSMC SoIC 3D 적층 로드맵: 오늘 6마이크론 피치에서 2029 년 4.5 마이크론으로의 진화 — Fujitsu Monaka CPU 의

TSMC 의 Chip-on-Wafer-on-Substrate (CoWoS) 패키징 기술은 TSMC 가 이 기술을 공격적으로 개발한 덕분에, HBM 메모리를 사용하는 고급 AI 및 HPC 프로세서의 사실상 표준 패키징 방법으로 자리 잡았습니다. CoWoS 와 달리 수평적인 2.5D 구조인 TSMC 의 수직 통합 시스템 온 인테그레이티드 칩 (SoIC) 기술은 3D 인터커넥트를 갖췄지만 널리 채택되지는 않았습니다. 그러나 이제该公司가 1 세대 제품의 제약에서 벗어나자, 최근 북미 기술 심포지엄에서 공개한 바와 같이 향후 몇 년 동안 이 기술을 공격적으로 개발할 예정입니다.

다양한 적층 방식

TSMC 의 3D 적층 SoIC 기술은 CoWoS 에 비해 새로운 공정 기술에 대한 지원을 느리게 받아 TSMC 에서 다소 뒷전으로 밀려난 프로젝트였습니다. 순수 인터커넥트 피치 관점에서 볼 때, TSMC 는 2023 년에 9 µm 의 비교적 미세한 피치를 제공하여 AMD 의 Instinct MI300 시리즈와 같은 제품을 가능하게 했습니다. 그러나 1 세대 SoIC 는 하나의 주요 한계가 있었습니다. 즉, 2 세대 SoIC 기술이 지원하는 Face-to-Face (F2F) 적층은 지원하지 않고 Face-to-Back (F2B) 적층만 지원했습니다.

2025 년에 TSMC 는 6 µm 피치를 달성했으며, 2029 년까지 피치 크기를 4.5 µm 로 줄일 것으로 예상합니다.

Face-to-back 적층은 신호가 다이 간에 직접 이동할 수 없어 근본적인 한계를 가집니다. 대신 신호는 여러 금속 레이어를 통과하고 하부 다이의 Through Silicon Vias (TSV) 를 지나야 하며, 이는 지연 시간, 전력 소비 및 라우팅 복잡성을 증가시킵니다.

또한 TSV 는 상대적으로 큰 구조물이므로 활성 로직 영역을 가로지르는 미세 피치에 배치할 수 없어 트랜지스터 밀도와 설계 고려사항에 영향을 미치지 않으므로 연결을 얼마나 조밀하게 구현할 수 있는지도 제한합니다. Broadcom 에 따르면, Face-to-back 적층을 사용하는 실제 설계는 TSV 를 사용하여 1,500 신호/mm2 의 성능을 달성할 수 있습니다.

반면, Face-to-face 적층은 두 다이의 금속 레이어를 직접 정렬하고 하이브리드 구리 결합 (hybrid copper bonding) 을 사용하여 연결함으로써 간접적인 신호 경로를 제거합니다. 이는 TSV 에 의존하지 않는 직선적이고 초단거리 수직 인터커넥트를 가능하게 하여 신호 밀도를 10 배 증가시키는 14,000 신호/mm2 로 높이고, 따라서 대역폭을 늘리고 지연 시간을 줄이며 비트당 에너지 사용을 절감합니다.

결과적으로 적층된 다이 간의 통신은 칩 간 링크 (chip-to-chip links) 가 아니라 온다이 와이어링 (on-die wiring) 에 더 유사하며, 이것이 Broadcom 과 같은 회사들이 이를 차세대 AI 및 HPC 프로세서의 컴퓨팅 밀도 확장을 위한 핵심 능력으로 여겨지는 이유입니다.

3D 패키징 가속화

이제 TSMC 가 F2F 와 F2B 적층 모두를 수행할 수 있게 되자, 기술 개발 속도가 이전보다 훨씬 빨라질 것입니다.该公司는 현재 N4 다이 위에 N3P 다이를 사용하며, 향후 1 년 이내에 N3P 다이 위에 N2P 다이, 2028 년에는 N2P 다이 위에 N2P 다이, 그리고 2029 년에는 3D 적층 A14 다이를 구상하고 있습니다.

특히该公司는 아직 백사이드 (backside) 를 포함한 어떤 공정 기술도 시연하지 않았습니다.