이번 주 실적 발표(earnings call)에서 제공된 회사의 업데이트에 따르면, TSMC의 A14 (1.4nm급) 제조 공정은 지난 3개월 동안 급격한 진전을 이루었으며, 동일한 개발 단계에 있는 N2보다 훨씬 앞서 나가고 있습니다. 이 기술은 스마트폰과 AI/HPC 애플리케이션 모두에서 고객들의 강력한 관심과 참여를 마주하고 있습니다.

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(이미지 출처: tsmc)

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TSMC의 최고 경영자(CEO)인 C.C. Wei는 애널리스트 및 투자자들과의 실적 발표(earnings call) 중에 "A14 기술 개발은 궤도에 올라 있으며 잘 진행되고 있습니다. 내부 제품과 유사한 테스트 차량(vehicle)은 90%에 가까운 소자 성능과 90%에 가까운 256Mb SRAM 수율을 입증했습니다"라고 말했습니다.

2028년 하반기(2H 2028)에 양산에 들어갈 것으로 예상되는 A14는 성능 및 수율 개선 측면에서 빠른 진전을 보이고 있습니다. 지난 4월, 회사는 해당 생산 노드가 목표 트랜지스터 성능의 85% 이상, 256Mb SRAM 수율 80% 이상을 달성했다고 공개했습니다. 약 3개월 후, 두 수치 모두 90%에 근접하고 있으며, 이는 소자 성능은 약 5%, SRAM 수율은 거의 10%가량 향상되었음을 시사합니다.

비교를 위해 살펴보면, TSMC의 N2는 2023년 4월에 256Mb SRAM 테스트 칩에서 목표 소자 성능의 80% 이상과 50% 이상의 수율을 보여주었습니다. 2024년 4월에 이르러 해당 공정은 목표 소자 성능의 90% 이상과 80% 이상의 SRAM 수율로 발전했습니다. 개발 궤적이 직접적으로 비교 가능한 것은 아니지만, 이러한 수치들은 A14가 유사한 개발 단계에 있었던 N2보다 훨씬 더 빠르게 성숙하고 있음을 보여줍니다.

유사한 개발 단계에서 N2의 상대적으로 느린 성숙도와 비교했을 때 A14가 보여주는 매우 빠른 진전은, 적어도 부분적으로는 게이트올어라운드 (GAA) 나노시트 (nanosheet) 트랜지스터에 대한 TSMC의 경험 축적 덕분일 가능성이 높습니다. 지난 2023년 당시, N2는 이러한 구조를 채택한 첫 번째 공정 기술이었기 때문에 회사는 게이트올어라운드 (GAA) 나노시트 트랜지스터 생산에 대한 경험이 거의 부족했습니다. 반면, A14는 TSMC의 2세대 GAA 소자에 기반하므로, N2의 개발 및 램프업 (ramp) 과정에서 축적된 트랜지스터 설계 개선, 공정 정밀화 및 제조 전문성의 혜택을 입을 수 있습니다.

TSMC가 A14와 N2에서 수율 제한 요소의 상당 부분을 제거한 것으로 보이지만, 높은 256Mb SRAM 수율은 단순히 매우 반복적인 테스트 구조 전반에 걸쳐 결함 밀도 (defect density)가 충분히 낮고 공정 균일성 (process uniformity)이 좋다는 것을 의미할 뿐, 상용 프로세서의 기능적 수율 (functional yield)이나 파라미터 수율 (parametric yield)을 직접적으로 나타내는 것은 아니라는 점을 유의해야 합니다.

그럼에도 불구하고, 예상되는 양산 시작 시점으로부터 약 2.5년 전임에도 불구하고 90%에 육박하는 소자 성능(device performance)과 90%에 육박하는 256Mb SRAM 수율을 달성했다는 점은 TSMC의 A14 진척도가 N2를 훨씬 앞서고 있음을 보여줍니다. 이러한 진척은 고객의 설계가 준비되어 있다면 TSMC가 A14를 사용하여 예정보다 일찍 대량 생산 (HVM, High-Volume Manufacturing)을 시작하거나, 평소보다 더 나은 기능적 수율 (functional yield) 및 파라미터 수율 (parametric yield)로 HVM을 시작할 수 있게 할 잠재력이 있습니다.

고객 설계 준비성에 대해 언급하자면, Wei는 고객들이 A14 설계를 예정보다 앞당겨 테이프아웃 (tape-out)하려고 노력하고 있다고 밝혔으며, 이는 좋은 신호입니다. 또한 A14가 Super Power Rail 후면 전력 공급 (SPR, backside power delivery) 기술이 부족함에도 불구하고 (A12는 2019년 하반기에 SPR을 도입할 예정입니다), 고객의 프로세서뿐만 아니라 AI/HPC 애플리케이션에도 채택될 예정이라는 점은 흥미로운 대목입니다.

Wei는 "우리는 스마트폰과 HPC/AI 애플리케이션 모두에서 강력한 수준의 고객 관심과 참여를 관찰하고 있으며, 고객의 새로운 테이프아웃 활동이 진행 중이며 예정보다 앞서 나가고 있습니다"라고 말했습니다.

A14는 TSMC의 2세대 GAA (GAA, Gate-All-Around) 나노시트 트랜지스터를 새로운 표준 셀 (standard-cell) 아키텍처와 결합하여 성능, 전력 효율 및 트랜지스터 밀도를 개선하는 TSMC의 차세대 공정 기술입니다. N2와 비교했을 때, TSMC는 A14가 동일한 전력 및 트랜지스터 수에서 10%~15%의 성능 향상을 제공하거나, 동일한 주파수 및 복잡도에서 전력 소비를 25%~30% 줄일 수 있을 것으로 기대하고 있습니다. 또한 이 노드는 혼합 설계 (mixed designs)의 경우 트랜지스터 밀도를 약 20%, 로직 (logic)의 경우 23% 증가시킬 것으로 전망됩니다.