Intel

미래의 AI를 구동할 거대한 칩 패키지를 구축하기 위한 경쟁이 시작되었으며, 하나의 유닛에 58개의 엄청난 칩을 수용하는 단일 칩을 생산하기 위한 일부 기술들이 개발되고 있습니다. 하지만 우리가 참석한 최근 TSMC의 유럽 기술 심포지엄(European Technology Symposium)에서 알 수 있듯이, 그러한 거대 칩으로 가는 미래 경로에 대해서는 아직 완전히 합의되지 않았습니다.

TSMC의 사업 개발 및 글로벌 영업 수석 부사장(senior vice president)이자 부 공동 COO(deputy co-COO)인 Kevin Zhang에 따르면, 패널 레벨 패키징(panel-level packaging) 기술이 훨씬 더 큰 칩 패키지를 가능하게 할 예정이지만, 적어도 초기에는 CoWoS와 같은 오늘날의 웨이퍼 레벨 패키징(wafer-level packaging) 기술만큼의 상호 연결 밀도(interconnection densities)를 제공하지는 못할 것이라고 합니다.

Zhang은 "패널 기반 공정이 다뤄야 하는 기하학적 복잡성(geometry complexity)은 웨이퍼 레벨 기술의 역량에 훨씬 못 미칩니다"라고 말했습니다. "CoPoS는 기본적으로 패널 기반 공정을 사용하여 인터포저(interposer) 스케일링을 계속 추진하는 하나의 방법이라고 말할 수 있습니다."

반도체 산업의 흔한 오해 중 하나는 패널 기반 칩 패키징 기술이 기존의 120mm×150mm에서 310mm×310mm로 훨씬 더 큰 패키지 크기를 더 낮은 비용으로 구현할 것을 약속하기 때문에 CoWoS와 같은 기존 웨이퍼 기반 기술을 대체할 것이라는 점입니다. 하지만 TSMC에 따르면 이는 사실이 아닙니다.

Zhang은 "그것은 고려 가능한 옵션 중 하나입니다"라고 말했습니다. "하지만 우리의 CoWoS 로드맵을 살펴보면, 우리는 여전히 웨이퍼 레벨 기술로 갈 수 있는 길이 많이 남아 있다는 점을 기억해야 합니다. 우리는 웨이퍼 레벨 공정을 사용하여 CoWoS를 14X까지 확장할 수 있으며, 웨이퍼 레벨 통합(wafer-level integration) 기술도 보유하고 있습니다. [...] 58개의 커다란 레티클 크기(reticle-sized) 다이를 함께 통합할 수 있습니다. 따라서 우리가 웨이퍼 레벨 통합을 계속 발전시킬 수 있는 여지는 여전히 충분합니다. 동시에 우리 팀은 항상 모든 미래 옵션을 평가하고자 합니다. 분명히 그 옵션 중 하나는 패널 기반 패키징입니다."

TSMC

하지만 패널 레벨 패키징 (panel-level packaging)은 현재 웨이퍼 레벨 패키징 (wafer-level packaging)에 사용되는 도구들을 활용할 수 없습니다. 본질적으로 CoWoS와 같은 기술들은 이전에 로직 칩을 제조할 때 사용했던 것과 동일한 리소그래피 (lithography), 식각 (etching), 증착 (deposition) 및 기타 도구들을 사용하기 때문입니다. 이와 대조적으로, 패널 레벨 통합 (panel-level integration) 도구들은 상당히 덜 발전되어 있습니다.

"기술적인 관점에서 볼 때, 웨이퍼 레벨 기반 공정은 패널보다 훨씬 더 진보되어 있습니다"라고 Zhang은 말했습니다. "저는 단지 TSMC만을 말하는 것이 아니라, 업계 전체에 대해 말하고 있는 것입니다. 웨이퍼 레벨 공정은 오늘날 가장 진보된 제조 기술이 존재하는 곳입니다. 패널 기반 제조로 넘어가기 위해서는, 업계가 패널 공정을 빠르게 개선하여 궁극적으로 웨이퍼 레벨 기술에 비해 더 나은 차세대 솔루션을 제공할 수 있어야 합니다."

Tom's Hardware의 최고의 뉴스 및 심층 리뷰를 귀하의 편지함으로 직접 받아보세요.

사실, 패널이 웨이퍼에 비해 가지는 주요 장점은 실제로 더 큰 패키지 크기입니다. 현재 TSMC는 120mm×150mm 기판 (substrates)을 사용할 수 있고, 차세대 CoWoS 기술는 150mm×250mm 기판을 가능하게 하겠지만, 양장본 책 크기만한 기판조차 초기 310mm×310mm 패널에 비하면 초라해 보입니다. 나아가 미래의 패키지는 515mm×510mm 또는 심지어 750mm×620mm까지 커질 수 있으며, 이는 웨이퍼보다 더 큽니다. CoPoS가 CoWoS를 대체하기보다는 보완하게 될 것인지에 대한 구체적인 질문에 Zhang은 본질적으로 긍정적으로 답변했습니다.

TSMC

"특정 제품 구성에 따라 달라질 수 있기 때문에, 그렇게 보는 것이 하나의 방법일 수 있다고 생각합니다"라고 Zhang은 말했습니다. "일부 제품은 웨이퍼 레벨 공정 능력을 활용함으로써 계속해서 최적의 이점을 얻을 것입니다. 우리의 목표는 고객이 차세대 제품을 위한 최적의 솔루션을 찾기 위해 필요로 하는 모든 옵션을 제공하는 것입니다. 오늘날의 CoWoS는 우리가 이 기술을 계속해서 발전시킬 수 있는 [많은] 확장 공간을 가지고 있습니다. 하지만 동시에, 우리는 팬아웃 (fan-out) 기반 공정, 즉 어떤 이들은 CoPoS라는 용어를 사용하는 것을 향후 또 다른 대안적인 경로로 살펴보고 있습니다."

TSMC는 현재 오는 6월에 첫 CoPoS 파일럿 라인 (pilot line)을 완성할 것으로 예상됩니다. 파일럿 단계와 유의미한 생산 단계 사이의 간극은 종종 약 23년 정도이므로, CoPoS를 이용한 대량 생산 (HVM, high-volume manufacturing)에 대한 합리적인 기대 시점은 2028년2029년이 될 것입니다. 하지만 CoPoS가 새로운 장비 (tools)를 사용한다는 점과 이러한 장비들의 특이성이 아직 알려지지 않았다는 점을 고려하면, 첫 CoPoS 기반 제품은 2029년 또는 2030년에 등장하고, 보다 유의미한 물량은 다음 10년의 상반기 중 어느 시점에나 나올 것으로 기대하는 것이 더 합리적입니다. 결국, CoWoS도 폭발적인 채택이 일어나기 전 수년간 존재해 왔으므로, CoPoS 역시 이러한 패턴을 반복할 가능성이 높습니다.

Google Preferred Source

최신 뉴스, 분석 및 리뷰를 피드에서 받아보시려면 Google 뉴스에서 Tom's Hardware를 팔로우하거나, 저희를 기본 소스로 추가해 주세요.

Anton Shilov는 Tom's Hardware의 기고가입니다. 지난 수십 년 동안 그는 CPU와 GPU부터 슈퍼컴퓨터, 그리고 현대적인 공정 기술 (process technologies)과 최신 팹 장비 (fab tools)에서 첨단 기술 산업 트렌드에 이르기까지 모든 분야을 다뤄왔습니다.