합성 후 타이밍에 대한 초기 도구 없는 예측은 빠른 RTL 반복의 주요 장애물입니다. 우리는 Verilog 에서 직접 최악의 부정 슬랙 (WNS) 과 총 부정 슬랙 (TNS) 을 추정하는 두 단계 검색 증강 (retrieval-augmented) LLM 파이프라인인 TimingLLM 을 소개합니다. 1 단계는 경량화된 구조적 타이밍 단서 (예: 게이트 수의 집합, 임계 경로 깊이, 게이트 유형 패턴 등) 로 요약되는 경로 수준의 도착 시간/요구 시간을 생성하는 미세 조정된 (fine-tuned) LLM 으로, 컴팩트한 합성 후 타이밍 오라클 역할을 합니다. 2 단계는 k 개의 가장 가까운 타이밍 레이블이 붙은 모듈을 분리된 검색 은행에서 찾아 계산된 학습된 대각선 스티어링 벡터 (diagonal steering vector) 를 마지막 트랜스포머 블록에 적용하여 WNS/TNS 를 예측하는 LLM 기반 회귀기입니다. VerilogEval 에서 TimingLLM 은 R_WNS = 0.91 (MAPE 12%) 과 R_TNS=0.97 (MAPE 16%) 을 달성하며, 기존 방법보다 1.3~1.6 배 빠르게 실행됩니다. 학습에는 합성 보고서가 포함된 새로운 6 만 개 모듈 규모의 Verilog 코퍼스를 사용했으며, 이를 곧 공개할 예정입니다. 한 번 학습한 후 TimingLLM 은 각 설정당 레이블이 붙은 1000 개의 모듈에서만 작은 회귀 헤드 (regression head) 를 재학습함으로써 새로운 기술 라이브러리와 PVT 코너에 적응할 수 있으며, 일관되게 최첨단 베이스라인을 능가합니다.