TimingLLM: Verilog 에서의 합성 전 타이밍 예측을 위한 두 단계 검색 증강 프레임워크

요약

TimingLLM은 Verilog 코드에서 합성 전 타이밍(WNS/TNS)을 예측하기 위해 설계된 혁신적인 두 단계 검색 증강 LLM 프레임워크입니다. 이 시스템은 경량화된 구조적 단서로 경로 수준의 도착 시간/요구 시간을 추정하는 미세 조정된 LLM과, 가장 가까운 타이밍 레이블 모듈을 검색하여 WNS/TNS를 예측하는 LLM 기반 회귀기로 구성됩니다. TimingLLM은 기존 방법보다 1.3~1.6배 빠르게 실행되면서도 높은 정확도를 달성하여, RTL 반복 프로세스의 속도를 크게 향상시킵니다.

핵심 포인트

• TimingLLM은 Verilog 코드의 합성 전 타이밍(WNS/TNS)을 예측하는 검색 증강 LLM 파이프라인입니다.
• 1단계는 구조적 단서 기반으로 경로 수준의 도착 시간/요구 시간을 추정하며, 2단계는 유사 모듈 검색 및 트랜스포머를 이용해 최종 타이밍 지표를 예측합니다.
• TimingLLM은 기존 방법 대비 1.3~1.6배 빠른 속도를 보여 RTL 설계 반복 주기를 단축시킵니다.
• 새로운 대규모 Verilog 코퍼스를 사용하여 학습되었으며, 새로운 라이브러리나 PVT 코너에 적응하기 위해 작은 회귀 헤드만 재학습할 수 있습니다.