SpecLens: 사양 기반 제약 조건을 활용한 LLM 기반 Verilog 생성

요약

본 논문은 사양 기반 제약 조건을 활용하여 LLM의 Verilog 코드 생성 성능을 향상시키는 자동화 프레임워크 SpecLens를 제안합니다. SpecLens는 행동적 발산을 분석해 사양 기반 제약을 도출하고, 생성 과정에서 오직 원본 사양만을 의미론적 소스로 사용합니다. 이를 통해 기존 SOTA 방식 대비 높은 기능 통과율 및 구문적 정확성을 달성했습니다.

핵심 포인트

• SpecLens는 사양 기반 제약 조건을 활용하여 Verilog 코드 생성을 개선함.
• 행동적 발산 분석을 통해 강력한 사양 기반 제약을 도출하는 것이 핵심임.
• VerilogEval v2.0에서 높은 기능 통과율(functional pass@1)을 기록하며 SOTA를 경신함.
• 컴파일-수리 루프 없이도 높은 구문적 정확성을 달성하여 효율성이 높음.