심층 신경망 (DNNs) 의 크기가 높은 정확도를 달성하기 위해 급격히 증가함에 따라, DNNs 는 대량의 연산과 메모리 풋프린트를 요구합니다. 신경망 처리의 계산 복잡도를 줄이기 위한 해결책 중 하나는 희소 신경망을 생성하는 가지치기 (Pruning) 입니다. 이러한 압축된 데이터로 연산 성능을 극대화하기 위해 전용 희소 신경망 가속기가 도입되었으나, 영이 아닌 입력/가중치의 인덱스를 매칭하기 위한 복잡한 회로는 처리 요소 (PEs) 의 면적과 전력에 큰 과부하를 유발합니다. 희소 P 는 밀집 P 에 비해 현저히 커져 설계자들에게 흥미로운 질문을 제기합니다. "면적을 고려할 때, 희소 행렬 연산에서의 낮은 활용도를 감안하더라도 더 많은 수의 밀집 P 를 사용하는 것이 낫지 않을까?" 본 논문에서는 이에 대한 답이 "예"임을 보여주며, 밀집 행렬 곱셈 하드웨어 가속기 (Sparse-on-Dense) 에서 희소 신경망 연산을 위한 면적 및 에너지 효율적인 방법을 제시합니다.