전력 부채널 누설 (Power-Side-Channel Leakage, PSCL)은 프로세서의 아키텍처 및 마이크로아키텍처 아티팩트(artifacts)에서 기인하며, 암호화 소프트웨어의 기밀성에 심각한 위협을 가합니다. 결과적으로, 보안 하드웨어 설계를 위해서는 프리실리콘 (pre-silicon) 단계의 PSCL 평가가 필수적입니다. 기존 프레임워크들은 낮은 시뮬레이션 확장성(scalability)에 제한되거나, 누설을 정확한 하드웨어 신호 및 소프트웨어 명령어로 귀속시키지 못하여 종합적인 근본 원인 분석 (root-cause analysis)을 방해합니다. 본 논문은 프리실리콘 PSCL 평가 및 근본 원인 분석을 위한 자동화된 프레임워크인 SPARC를 제시합니다. SPARC는 비밀 데이터에 의존하는 스위칭 활동 (switching activity)을 태깅하는 강화된 섀도 로직 (shadow logic)으로 보강된 매크로 셀 레벨의 정보 흐름 추적 (Information Flow Tracking, IFT)을 활용합니다. 이러한 활동을 격리함으로써, SPARC는 통계적 누설 테스트를 적용하여 PSCL을 탐지하는 동시에, 누설을 특정 하드웨어 신호에 귀속시키고 해당 신호를 대응하는 소프트웨어 명령어로 매핑합니다. 따라서 이 접근 방식은 하드웨어와 소프트웨어 모두에 대해 완전한 엔드 투 엔드 (end-to-end) 누설 평가 및 근본 원인 분석을 제공합니다. SPARC를 시연하고 검증하기 위해, 인오더 (in-order) 및 아웃오브오더 (out-of-order) 파이프라인을 모두 갖춘 32비트 및 64비트 코어를 포함하는 여러 오픈 소스 RISC-V CPU의 PSCL을 마스킹 (masked) 및 언마스킹 (unmasked)된 AES와 ML-KEM (CRYSTALS-Kyber-512)을 포함한 다양한 암호화 워크로드에 대해 평가했습니다. SPARC는 무결성 검사 (sanity check)로서 알려진 누설 소스를 복구하고 특정 마이크로아키텍처 누설 소스를 식별하며, 유사한 설계에 대해 기존 방식보다 트레이스당 8배 빠른 시뮬레이션 속도를 달성했습니다. 프리실리콘 단계에서 정밀하고 확장 가능한 근본 원인 분석을 가능하게 함으로써, 본 연구는 설계 흐름 초기 단계에서 PSCL을 완화할 수 있는 실질적인 프레임워크를 제공하며, 이를 통해 미래 프로세서의 보안을 강화합니다.