SLICE-CiM: SRAM 기반 디지털 컴퓨트-인-메모리(CIM)를 위한 신뢰도 기반 선택적 레이어별 추론 제어 엔진
요약
본 연구는 SRAM 기반 디지털 CIM의 비효율성(과활성화, 누적 깊이 등)을 해결하기 위해 신뢰도 기반 선택적 추론 제어 엔진인 SLICE-CiM을 제시합니다. 이 프레임워크는 네 가지 주변 블록으로 구성되어 에너지 효율성을 극대화했습니다. MobileNetV2 평가 결과, 비트셀 수정 없이 13.33배의 높은 TOPS/W 효율성 개선을 달성하며 CIM 아키텍처 발전에 기여했습니다.
핵심 포인트
- 신뢰도 기반 제어 엔진(SLICE-CiM)으로 CIM의 에너지 비효율성을 해결함.
- 네 가지 주변 블록(FME, EE 등)을 공동 설계하여 성능과 전력을 최적화함.
- MobileNetV2에서 13.33배에 달하는 TOPS/W 효율성 개선을 입증함.
- 희소성을 활용하는 CNN 워크로드에 초점을 맞춘 아키텍처임.
디지털 SRAM 컴퓨트-인-메모리 (CIM) 매크로는 온칩 가중치 전송을 제거하여 에너지 효율적인 CNN 추론을 가능하게 하지만, 주변 제어 로직은 세 가지 비효율성을 야기합니다: 낮은 정밀도에서의 비트 슬라이스 과활성화(L1), 불필요한 누적 깊이(L2), 그리고 유휴 정밀도 전환 대기 시간(L3)입니다. 이를 해결하기 위해, 우리는 스위칭 활동, 워드라인 오버헤드 및 누설을 최소화하도록 공동 설계된 네 가지 합성 가능한 주변 블록—Flush-Merge Enable (FME) 컨트롤러, Confidence-Based Early-Exit (EE) 모듈, Precision Register with Decoder (PR/PD), 그리고 Bit-Serial Cycle Controller (CC)—을 제시합니다. TSMC 65-nm CMOS에서 335 MHz로 구현된 이 주변 프레임워크는 합성 후 1769.760 μm²를 차지하며 PnR(Place and Route) 후에는 1982.131 μm²를 차지합니다. 게이트 레벨 VCD 분석 결과, 누설 전력은 6.0706 μW였고 동적 전력은 288.2902 μW (합성 후) / 322.8850 μW (PnR 후)를 보고했으며, 총합은 328.9556 μW(시스템 전력의 0.2402%)입니다. EE 모듈이 동적 전력을 지배하며(58.2%), WLG가 면적을 지배합니다(58.1%). MobileNetV2 (CIFAR-100)에 대한 시스템 평가는 효율성이 31.35 TOPS/W (8b/8b, 1.2 V)에서 454.91 TOPS/W (2b/8b, 0.8 V)로 확장됨을 보여주었으며, 비트셀 수정이나 재학습 없이 13.33배의 개선을 달성했습니다. 이 프레임워크는 희소성을 활용하는 CNN 워크로드에 초점을 맞추며, 트랜스포머(Transformer) 확장은 향후 작업으로 계획하고 있습니다.
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