우리는 LLM(Large Language Model) 기반의 에이전트 설계와 회로 수준의 합성 최적화(synthesis optimization) 및 산술 아키텍처 탐색(arithmetic architecture sweeps)을 결합한 자율 시스템인 RTLScout를 선보입니다. LLM 에이전트는 Yosys 및 OpenROAD로부터 얻은 정량적인 PPA(power, performance, area; 전력, 성능, 면적) 피드백을 가이드 삼아, 도구 호출(tool calls)을 사용하여 RTL 설계를 반복적으로 작성, 평가 및 개선합니다. 우리는 최적의 설계와 학습된 교훈이 후속 에이전트 실행의 시드(seed)가 되는 멀티 런 엘리트 풀(multi-run elite pool) 프레임워크를 도입합니다. 이 파이프라인은 에이전트 기반 코드 최적화(agentic code optimization), 에이전트 기반 게이트 수준 재작성(agentic gate-level rewriting), 산술 아키텍처 탐색(arithmetic architecture sweeps), 그리고 선택적인 고부하 게이트 수준 정밀화(high-effort gate-level refinement) 패스의 네 가지 상호 보완적인 단계로 구성됩니다. 비정규수(subnormal)를 지원하는 IEEE-754 준수 16비트 부동 소수점 곱셈기(floating-point multiplier) 실험에서, RTLScout는 ASAP7 공정 기술로 합성된 초기 설계 대비 면적을 35%, 지연 시간(delay)을 45% 감소시켰습니다. 각 단계는 뚜렷한 개선을 제공하며, 고부하 게이트 수준 최적화는 이전 단계들을 대체하기보다는 이미 잘 최적화된 설계를 정밀화하는 데 가장 효과적입니다. 결과적으로 도출된 파레토 프런트(Pareto front)는 동일한 기술 공정에서의 상용 도구 참조 설계(commercial-tool reference design)보다 우수한 성능을 보여줍니다.