RISC-V 멀티 레인 체이닝 벡터 프로세서의 지속 처리량을 위한 마이크로아키텍처 공동 최적화

현대 RISC 벡터 프로세서는 높은 지속 처리량 (sustained throughput) 을 달성하기 위해 멀티 레인 병렬성 (multi-lane parallelism) 과 체이닝 (chaining) 의 시너지를 의존하지만, 마이크로아키텍처 비효율성으로 인해 실제 성능은 종종 이론적 성능 한계보다 현저히 낮게 떨어집니다. 본 연구에서는 오픈소스 RVV 프로세서 Ara 를 타겟 플랫폼으로 선정하여 그 지속 처리량 손실의 원인을 분석하고 이에 따라 설계를 최적화합니다. 먼저 벡터 백엔드의 이상적인 정상 상태 진행을 위한 마이크로아키텍처 참조로 이상적인 멀티 레인 체이닝 실행 모델을 수립합니다. 이 모델을 바탕으로 Ara 의 주요 병목 현상을 데이터 공급 및 트랜잭션 발행의 메모리 측 비효율성, 보수적인 의존성 관리와 발행 제어에 의해 발생하는 제어 측 비효율성, 그리고 접근 충돌과 결과 전파 오버헤드로 인해 발생하는 오퍼랜드 전달 비효율성이라는 세 가지 핵심 실행 경로상의 비효율성에 기인한다고 귀속합니다. 이러한 병목 현상을 해결하기 위해 조화된 마이크로아키텍처 최적화 세트 (coordinated set of microarchitectural optimizations) 를 제안합니다. 실험 결과, 원시 메모리 대역폭을 증가시키거나 메인 프로세서 구성을 변경하지 않아도 Ara-Opt 가 베이스라인 Ara 에 비해 기하 평균 속도 향상 (geometric-mean speedup) 을 1.33 배 달성합니다. 루프라인 기반 정규화 (roofline-based normalization) 하에서 격차 폐쇄 비율 (gap-closed ratio) 의 기하 평균은 12.2% 에 도달합니다. 특히 scal, axpy, ger, 및 gemm 은 각각 약 2.41 배, 1.60 배, 1.52 배, 1.42 배의 속도 향상과 이에 상응하는 93.7%, 88.9%, 78.3%, 59.3% 의 격차 폐쇄 비율을 달성합니다. 이러한 결과는 제안된 방법이 Ara 에서 마이크로아키텍처 비효율성에 의해 손실된 지속 처리량 능력을 본질적으로 변경되지 않은 하드웨어 자원 제약 하에서 효과적으로 회복할 수 있음을, 그리고 규칙적인 스트리밍 및 고처리량 워크로드의 구현 지점을 이론적 성능 한계로 훨씬 더 가깝게 이동시킬 수 있음을 보여줍니다.