Ring VCO로의 TSV 기판 노이즈 결합에 대한 설계 중심 모델링

관통 실리콘 비아 (Through-silicon vias, TSVs)는 3D-IC 및 칩렛 (chiplet) 시스템에서 조밀한 수직 상호 연결을 가능하게 하지만, 금속-산화물-실리콘 구조는 민감한 RF 블록의 스펙트럼 순도 (spectral purity)를 저하시킬 수 있는 상당한 기생 결합 경로 (parasitic coupling paths)를 유발합니다. 본 논문은 혼성 신호 (mixed-signal) 회로에서 TSV로 인해 발생하는 기판 노이즈 (substrate noise)를 평가하기 위한 컴팩트하고 설계 중심적인 방법론을 제시합니다. 우리는 기판 노드 (substrate node)를 명시적으로 드러내는 신호-접지 (Signal-Ground) TSV 쌍에 대해 폐쇄형 해석적 3포트 RLGC 거시 모델 (macromodel)을 도출합니다. 이 방법론은 22 nm FD-SOI 공정 기술로 설계된 3단 링 VCO (Ring VCO)를 사용하여 검증되었으며, 공정 설계 키트 (Process Design Kit, PDK)의 특정 RF 소자들을 통해 제어된 노이즈 주입을 위한 트랜지스터 기판 단자에 직접 접근할 수 있도록 하였습니다. Spectre RF에서의 멀티톤 조화 균형 (Multi-tone Harmonic Balance) 시뮬레이션을 통해 TSV 공격자 (aggressor)가 발진기의 출력 스펙트럼에 미치는 영향을 정량화합니다. 결과에 따르면, 1 GHz, 0.5 V$_{pp}$의 공격자는 -35.2 dBc의 주요 사이드밴드 스퍼 (sideband spur)를 유발합니다. 민감도 특성 분석 결과, 이러한 사이드밴드 스퍼의 크기는 공격자 진폭에 따라 단조 증가함을 보여줍니다. 또한, 주파수 스윕 (frequency sweeps)을 통해 유도된 스퍼 크기가 500 MHz에서 -20.2 dBc, 2 GHz에서 -33.1 dBc로 감소하는 저역 통과 결합 (low-pass coupling) 응답을 입증합니다.