PARIS: MSDF 내적을 위한 병렬 산술 감소 및 통합 선택

요약

본 논문은 MSDF 내적 연산의 직렬화 문제를 해결하기 위해 병렬 비면 감소(parallel bit-plane reduction)를 적용한 PARIS 아키텍처를 제시합니다. 이 가속기는 팬인과 무관하게 $B^2$개의 비트 쌍을 처리하며, MNIST MLP 평가에서 재사용 대비 높은 속도 향상률 및 에너지 소모 감소율을 입증했습니다.

핵심 포인트

• PARIS는 병렬 산술 기법으로 MSDF 내적 연산의 직렬화 문제를 해결함.
• 45nm 공정 기반 코어는 0.008701 mm$^2$ 면적과 88 사이클로 내적을 완료함.
• MNIST MLP에서 재사용 대비 속도 향상률은 각각 240.44배, 180.47배를 기록함.
• Bias-aware ReLU 기능 추가는 산술 사이클을 모델링된 값만큼 감소시킴.