AI 서버 PCB 공급망을 재편하는 구리 박(Copper Foil) 격차

AI 서버 PCB 공급망에서 조용하지만 중대한 변화가 일어나고 있습니다. NVIDIA의 최신 플랫폼 사양은 대부분의 PCB 제조사(Fabricator)가 쉽게 조달할 수 없는 구리 박(Copper Foil) 등급을 의무화하고 있습니다. HVLP4 공급을 확보한 제조사와 이전 세대의 박(Foil)을 여전히 사용하는 제조사 사이의 격차가 벌어지고 있으며, 이는 AI 서버 인증을 중심으로 제조 생태계가 사실상 계층화되는 결과를 초래하고 있습니다.

이것은 단순한 재료 사양의 변경이 아닙니다. 이는 어떤 제조사가 PCB 시장의 최고 가치 부문에 참여할 수 있는지를 결정하는 공급망의 구조적 재편입니다.

112G+ 환경에서 표면 거칠기(Surface Roughness)가 제한 요인이 되는 이유

56 GHz(112G PAM4의 나이퀴스트 주파수, Nyquist frequency)에서 구리의 표피 깊이(Skin depth)는 약 0.28um입니다. 이 표피 깊이와 유사한 수준의 표면 거칠기(Surface roughness) 특성은 전류가 더 긴 유효 경로를 따라 이동하게 만들어 저항 손실(Resistive loss)을 증가시킵니다.

거칠기와 손실 사이의 관계:

실제 사례를 들면: 표준 HVLP 재료(HVLP 박을 사용한 Megtron 6, Rz ~4um) 상의 6인치 스트립라인 트레이스(Stripline trace)는 56 GHz에서 약 18 dB의 삽입 손실(Insertion loss)을 가집니다. 동일한 트레이스를 HVLP4 박 상에 구현하면 약 2.5 dB를 회복하여 총 손실을 15.5 dB로 낮출 수 있습니다. -20 dB보다 나은 수신 감도가 필요한 112G PAM4 채널의 경우, 이 2.5 dB의 마진 회복은 규격을 준수하는 채널과 실패하는 채널 사이의 차이를 의미할 수 있습니다.

HVLP4 공급망의 현실

HVLP4의 인증된 공급업체 목록(Qualified supplier list)은 매우 짧습니다:

PCB 제조사(Fabricators)가 직면한 과제는 단순한 조달 문제가 아니라 공정 인증 (Process qualification)입니다. HVLP4 박 (Foil)은 근본적으로 다른 적층 (Lamination) 특성을 가집니다. 초평활 매트면 (Ultra-smooth matte side)은 프리프레그 (Prepreg) 수지와의 기계적 맞물림 (Mechanical interlocking)이 적어, 박리 강도 (Peel strength)가 낮아집니다 (일반적으로 HVLP의 5-7 lb/inch 대비 3-4 lb/inch 수준). 이를 위해서는 조정된 적층 압력 프로파일 (Lamination pressure profiles)과 수정된 표면 처리 공정이 필요합니다.

HVLP4 인증에 조기에 투자한 제조사들은 1218개월 분량의 공정 데이터를 보유하고 있습니다. 현재 인증을 시도하는 제조사들은 36개월의 인증 주기와 더불어, 8~12주까지 늘어난 자재 조달 리드 타임 (Lead times)에 직면해 있습니다.

스택업 (Stackup)에서 구리 박 등급을 지정하는 방법

스택업 문서에는 다음 사항을 명시적으로 기재해야 합니다:

1. 레이어별 박 등급 (Foil grade per layer). 모든 레이어에 HVLP4가 필요한 것은 아닙니다. DC 전류만 흐르는 전원면 (Power planes)은 표준 HVLP를 사용할 수 있습니다.

예시:

L1 (Signal, 56G): 1/2oz HVLP4, Rz max 2.0um
L2 (Ground): 1oz HVLP, standard
L3 (Signal, 56G): 1/3oz HVLP4, Rz max 2.0um
...

2. 측정 방법을 포함한 거칠기 사양 (Roughness specification). IPC-TM-650 Method 2.2.17에 따라 측정된 Rz를 지정하십시오.

3. 박리 강도 합격 기준 (Peel strength acceptance criteria). IPC-TM-650 2.4.8에 따른 최소 박리 강도를 지정하십시오. 일반적으로 HVLP4의 경우 최소 3.0 lb/inch입니다 (기존 박의 4.0 lb/inch 대비).

4. 삽입 손실 테스트 요구 사항 (Insertion loss test requirement). 임계 채널 (Critical channels)의 경우, 테스트 쿠폰 (Test coupon)에 대해 IPC-TM-650 2.5.5.13에 따른 최대 삽입 손실을 지정하십시오.

광범위한 AI 인프라 자재 압박

HVLP4 상황은 더 큰 제약 패턴의 한 조각입니다:

광범위한 AI 인프라 자재 압박

HVLP4 상황은 더 큰 제약 패턴의 한 조각입니다:

• T-glass fiber cloth — 저손실 라미네이트에서 균일한 Dk(유전율)가 필요하여 만성적으로 공급 부족 상태에 있습니다.
• 초저손실 수지 시스템 (Very-low-loss resin systems) (10 GHz에서 Df 0.003 이하) — Megtron 7, Tachyon 100G 등은 납기가 길어졌습니다.
• ABF 빌드업 재료 (ABF build-up materials) — IC 기판 제조에 소모되어 할당 경쟁을 야기하고 있습니다.

AI 서버 설계를 계획하는 하드웨어 팀들은 자재 조달 전략을 레이아웃이 완료된 후에가 아니라 전기 설계와 동시에 시작해야 합니다.

자재 선택을 넘어서는 설계 시사점

트레이스 형상 최적화. 매끄러운 포일로 인해 도체 손실(conductor loss)이 줄어들면서, 유전체 손실(dielectric loss)이 지배적인 기여 요인이 됩니다. 이는 트레이스 폭 최적화를 더욱 중요하게 만듭니다.

비아 전이 설계 (Via transition design). HVLP4로 절약된 삽입 손실 예산은 약간 완화된 비아 전이에 '사용'될 수 있습니다 — 반대로, 채널이 미진하다면 모든 비아를 최적화해야 합니다.

스택업 하이브리드 접근 방식 (Stackup hybrid approaches). 2~4개의 고속 신호 레이어에 HVLP4를 사용하고, 저속 레이어에는 표준 HVLP를, 전원/접지(power/ground)에는 표준 ED를 사용하는 방식입니다. 이는 레이어별로 명시적인 포일 호출을 요구합니다.

핵심 요약

최고 속도 인터페이스가 28 Gbps NRZ 이하에서 작동하는 경우, 표준 HVLP 또는 RTF만으로 충분한 성능을 제공합니다. HVLP4의 프리미엄은 채널 시뮬레이션 결과 30 GHz 이상에서 삽입 손실 제한(insertion-loss-limited)임을 보여줄 때에만 정당화됩니다 — 일반적으로 56G PAM4 이상, 또는 28G 이상의 매우 긴 트레이스 경우입니다.

AI 서버 메인보드와 백플레인을 설계하는 사람들은 지금 바로 제작사에 물어봐야 합니다:

• 구리 거칠기(Copper Roughness) 및 신호 손실(Signal Loss): 고속 PCB를 위한 HVLP 및 RTF
• AI 서버 PCB 자재 공급망의 과제