Null Convention Logic (NCL) 기반 비동기 회로용 단일 칩 3D 통합
요약
본 연구는 고속·저전력 비동기 회로 설계의 대안으로 떠오르는 Null Convention Logic (NCL)을 단일 칩 3D(M3D) 기술과 통합하는 새로운 설계 방법론을 제안합니다. 이 방법론은 M3D 기반 NCL 표준 셀 구현을 통해 기존 평면 대비 면적 비효율성을 개선하고, 임계 게이트를 활용하여 배열 곱셈기 회로를 성공적으로 설계했습니다. 시뮬레이션 결과, M3D 통합은 약 44%의 면적 감소와 함께 지연 및 전력 소비를 각각 31%, 17% 줄이는 높은 성능 향상을 입증했습니다.
핵심 포인트
- 비동기 회로 설계의 대안으로 Null Convention Logic (NCL)이 주목받고 있으나, CAD 도구와 면적 제약 문제가 존재합니다.
- 단일 칩 3D(M3D) 기술을 NCL과 통합하여 기존 평면 대비 면적 효율성을 높이는 새로운 설계 방법론을 제시했습니다.
- M3D-NCL 구조를 활용한 배열 곱셈기 회로 설계를 통해 성능 향상을 입증했으며, 약 44%의 면적 감소가 가능함을 보였습니다.
- 이 통합 기술은 지연(약 31%)과 전력 소비(약 17%)를 동시에 줄여 고성능 저전력 비동기 시스템 구현에 기여합니다.
고속·저전력 전자소자의 수요가 계속 증가함에 따라 디지털 설계의 준지연감수성 (QDI) 비동기 도메인은 기존의 클록 기반 설계에 비해 유망한 대안으로 부상했습니다. 그러나 이 패러다임의 채택은 성숙한 컴퓨터 지원 설계 (CAD) 도구의 부재와 다양한 아키텍처 제약을 인해 크게 제한된 면적 발자국 때문에 크게 제한되었습니다. 단일 칩 3D (M3D) 기술은 최근 시퀀셜 통합을 통해 고밀도 집적 회로 (IC) 제조를 가능하게 하여, 면적 발자국을 줄이고 와이어 길이를 단축하며 성능을 향상시켰습니다. 본 연구에서는 M3D 기술을 QDI Null Convention Logic (NCL) 과 통합하고, 전통적인 평면 또는 2D 대비의 면적 비효율성을 완화하기 위한 M3D 기반 NCL 표준 셀 구현을 목표로 하는 설계 방법론을 제안했습니다. 또한 우리는 임계 게이트를 사용하여 M3D-NCL 부호 없는 배열 곱셈기 회로를 설계했습니다. 시뮬레이션 결과는 M3D 구현에서 발생하는 보수적인 와이어 길이 감소에 대해, 약 44% 의 면적 감소를 달성할 수 있으며 동시에 지연과 전력을 각각 약 31% 및 17% 줄일 수 있음을 시사합니다.
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