논리 동치 검사(Logic Equivalence Checking, LEC)는 기본적인 하드웨어 검증 작업이지만, 합성 과정에서 발생하는 구조적 교란과 XOR 밀집 영역으로 인해 SAT 솔버의 성능이 저하되는 경우가 많습니다. 우리는 miter 모델링 자체가 SAT 솔버만큼 중요하다는 점을 주장합니다. 이를 위해, 우리는 해결하기 전에 문제를 전략적으로 공식화하는 miter-aware 매핑 프레임워크를 소개합니다. 기존의 평평한 넷리스트 대신 LUT 기반의 miter를 구성함으로써, 우리의 접근 방식은 두 설계 간의 중요한 구조적 대응 관계를 보존하는 동시에 고수준 논리 관계를 명시적으로 만듭니다. 우리의 프레임워크는 세 가지 기술을 독특하게 통합합니다: 두 회로를 구조적으로 정렬하기 위한 동치성 보존 매핑(equivalence-preserving mapping), 밀집된 산술 연산을 대수적으로 단순화하는 가우스 안내 XOR 모델링(Gaussian-guided XOR modeling), 그리고 효율적인 SAT 추론에 최적화된 표현을 생성하기 위한 솔버 지향 LUT 선택(solver-oriented LUT selection)입니다. 포괄적인 데이터셋으로 평가한 결과, 우리의 방법은 기존 최고 성능의 SAT 솔버에서 최대 extbf{92.1%}의 감소율을 달성했습니다. 이는 구조적 매핑과 SAT 추론을 통합하는 솔버 인식 모델링 패러다임이 LEC 효율성을 근본적으로 향상시킬 수 있음을 입증합니다.