영지식 증명(Zero-Knowledge Proofs, ZKPs)은 개인 정보 보호가 유지되는 검증 가능한 컴퓨팅에 매우 중요하지만, 그 암호학적 기본 요소들은 높은 계산 오버헤드를 수반합니다. 이러한 기본 요소 중 하나는 타원 곡선 상의 점 덧셈(point addition, PADD)입니다. 이전 연구들에서 하드웨어로 PADD를 구현한 사례가 여러 번 있었지만, 이는 소수의 특정 타원 곡선과 설계 지점에만 국한되었으며, 광범위한 설계 공간이 탐색되지 못했고, 하드웨어 설계 트레이드오프에 대한 체계적인 가이드라인이 부족했습니다. 이러한 격차를 해소하기 위해, 우리는 점 덧셈 하드웨어를 최적화하고 탐색하는 데 전념하는 프레임워크인 Locus를 제시합니다. 지원되는 방정식 형태의 임의 타원 곡선 매개변수를 주어, Locus는 PADD의 ASIC 및 FPGA 구현을 자동으로 생성하여 PADD 설계 공간의 체계적인 탐색을 가능하게 합니다. Locus를 사용하여 우리는 1,000개의 설계 지점에 걸친 PADD 설계에 대한 최초의 포괄적인 하드웨어 중심 연구를 수행했습니다. 12nm 기술 노드에서, 우리의 프레임워크는 이전 ASIC 대비 $2.71 imes$의 기하평균 속도 향상과 $3.11 imes$의 기하평균 면적 감소를 달성하는 PADD 설계를 생성했으며, CPU 대비 $34.67 imes$의 기하평균 속도 향상을 보였고, 기존 ZKP 가속기에 통합했을 때 등-종(end-to-end) 증명 생성 시에는 iso-area 조건에서 $3.15 imes$의 기하평균 속도 향상을 달성했습니다. Locus는 https://github.com/cryptolets/cryptolets/tree/locus 에서 이용 가능합니다.