Intel의 EMIB 및 Foveros 첨단 패키징 로드맵 분석

첨단 패키징 기술은 첨단 CPU 및 GPU 설계의 필수적인 부분이 되었으며, 사실상 Intel의 모든 하이엔드 클라이언트 및 데이터 센터 CPU는 Embedded Multi-die Interconnect Bridge (EMIB) 및 Foveros 기술에 의존하고 있습니다. 그렇다면 이 두 가지 첨단 패키징 방식의 다음 단계는 무엇일까요? 두 기술이 어디로 향하고 있는지 살펴보기 전에, 먼저 현재 우리가 처한 상황을 파악해 보겠습니다.

Intel의 첨단 패키징 연대기는 2017년 Kaby Lake-G CPU 및 Stratix 10 FPGA와 함께 시작되었지만, 당시 패키징 기술은 오늘날만큼 뜨거운 화두는 아니었습니다. 그러나 Intel과 업계 동료들은 이러한 기술을 발전시키기 위해 끊임없이 노력해 왔으며, 이에 따라 Intel은 2020년으로 거슬러 올라가 2.5D 및 3D 통합 기술인 EMIB와 Foveros를 특징으로 하는 멀티 칩렛 프로세서에 대한 상세한 로드맵을 처음으로 제시한 기업 중 하나가 되었습니다. 초기 10nm 공정 기술의 실패 이후, 회사는 멀티 칩렛 전략이 성능과 기능 향상을 비용 효율적이고 예측 가능한 속도로 제공할 수 있는 지속 가능한 방법임을 분명히 했습니다. 모든 Intel의 멀티 칩렛 프로젝트가 성공적이었다고 단정할 수는 없지만, 최근 몇 년 동안 출시된 Intel의 대다수 클라이언트 및 데이터 센터 CPU 제품이 여러 개의 칩렛을 사용하고 EMIB 및 Foveros 첨단 패키징 기술에 의존하고 있다고 말할 수 있습니다.

실제로 Intel의 첨단 패키징 로드맵이 진화함에 따라, EMIB와 Foveros는 요구 사항을 해결하기 위해 더 정교해질 뿐만 아니라 비용에 민감한 제품을 커버하기 위해 더 단순해지기도 합니다. Intel 패키징 듀오의 또 다른 특이점은 이들이 더 이상 대부분 분리된 두 개의 기술처럼 보이지 않는다는 것입니다. 많은 경우, 이들은 서로를 보완하며 Intel의 차세대 공정 기술과 결합하여 회사의 미래 제품을 위한 핵심 빌딩 블록이 됩니다. 최종 목표는 EMIB와 Foveros Direct 3D를 모두 사용하여 12 Reticle 크기의 System-in-Packages (SiPs)를 구축하는 것이지만, Intel은 아직 그 단계에 도달하지 못했으므로 현재 상황과 앞으로의 전망을 살펴보겠습니다.

EMIB: 환상적인 브릿지와 그 위치

Intel의 EMIB는 2017년 대량 생산에 진입한 이후 극적으로 진화했습니다. 비싼 실리콘 인터포저를 사용하지 않고 인접한 칩렛을 연결하는 비교적 간단한 방법으로 시작된 기술은 이제 데이터 센터 프로세서에 사용되는 정교한 패키징 기술이 되었으며, 수십 개의 실리콘 브릿지, 24개 이상의 HBM 스택, 그리고 첨단 전력 공급을 갖춘 레티클 크기의 12배에 달하는 대규모 AI 가속기를 가능하게 할 예정입니다.

EMIB의 기본 개념은 처음 도입된 지 거의 10년이 지난 지금도 거의 변하지 않았습니다. 연산 및 메모리 다이를 거대한 실리콘 인터포저 위에 배치하는 대신, Intel은 고밀도 다이 간 연결이 필요한 곳에만 아주 작은 실리콘 브릿지를 유기 패키지 기판에 매립합니다 (그 브릿지들을 찾아보십시오!). 이는 실리콘 사용량을 줄이고 패키지의 나머지 부분에서 기존 기판 배선과 완화된 범프 피치를 사용할 수 있게 합니다. 초기 EMIB 구현은 55µm의 1층 인터커넥트 (FLI) 범프 피치를 사용했으며, Intel은 이를 이후 45µm로 줄였습니다. Intel의 최근 로드맵은 이를 약 36µm, 최종적으로 25µm까지 추가로 줄일 것임을 나타내며, 이는 칩렛 가장자리를 따라 배치할 수 있는 연결 수를 극적으로 증가시킵니다.

FLI 범프 피치를 줄이고 연결 밀도를 높이는 것 외에도, Intel은 브릿지 자체에 기능을 추가하고 있습니다. EMIB-M은 전력 공급을 개선하고 연산 다이 근처의 전압 변동을 억제하기 위해 브릿지에 Metal-Insulator-Metal (MIM) 커패시터를 통합합니다. 더 새로운 EMIB-T는 Through-Silicon Vias (TSVs)를 추가하여 이 개념을 상당히 더 확장하며, 이를 통해 전력이 브릿지 주변의 긴 경로를 거치는 대신 브릿지를 통해 수직으로 이동할 수 있게 합니다. 이는 전류 밀도와 전력 무결성이 모두 주요 패키징 제약 사항인 멀티 킬로와트 System-in-Packages (SiPs) 및 HBM4급 메모리 서브시스템에서 점점 더 중요해집니다.

항목 EMIB 1st Gen EMIB 2nd Gen EMIB-M EMIB-T EMIB-T evo EMIB-T glass
Bump Pitch 55 µm 45 µm 45 µm ~ 36 µm 45 µm ~ 36 µm 25 µm <25 µm
Number of Bridges 6 12 >20 >38 ? ?
Bump Density 330 mm^2 494 mm^2 494 => 772 mm^2 494 => 772 mm^2 1600 mm^2 1600 mm^2
C2C Power 0.5 pJ/bit 0.3 - 0.5 pJ/bit 0.25 pJ/bit 0.25 pJ/bit ? ?
TSV - - - + + +
Die Complex 2X reticles 4X reticles 8X reticles 12X reticles ? panel
HBM Stacks 4 8 12 24 ? ?
Capacitor - - MIM MIM MIM (?) MIM (?)
Substrate organic organic organic organic organic glass
Package size (mm) 50 × 50 80 × 80 120 × 120 120 × 180 ? 240 × 240 (?)
Year 2017 - 2023 2023 2024 - 2026 2028 ? 2030+

이러한 SiP는 복잡할 뿐만 아니라 물리적으로도 크기 때문에, Intel의 EMIB는 더 큰 설계를 지원하기 위해 진화했습니다. 첫째로, 더 미세한 FLI pitch는 더 큰 SiP를 구축하는 데 필요한 상호 연결 밀도를 높입니다. 둘째로, EMIB-M은 Intel의 Xeon 6 'Granite Rapids'와 같은 대형 프로세서에서 발생하는 전력 무결성 문제를 해결합니다. 셋째로, EMIB-T는 전력 라우팅을 단순화하고 임피던스를 낮추며 노이즈를 줄이는데, 이는 더 빠른 버전의 UCIe(32 GT/s 이상)가 보편화될 때 더욱 중요해질 것입니다. Intel의 지속적인 EMIB 기술 개발을 통해 회사는 이번 10년 초 80×80 mm 패키지에서 4X reticle 크기의 SiP에서, 오늘날 120×120 mm 패키지에서 8X reticle에 가까운 수준으로, 그리고 미래에는 120×180 mm 패키지에서 훨씬 더 큰 12X SiP로 이동할 수 있게 되었습니다.

결과적으로 Intel은 더 미세한 pitch의 EMIB 기술을 glass-core 기판과 결합할 계획입니다. Glass는 organic 재료와 비교하여 더 나은 안정성과 감소된 휨을 제공하며, 이는 패키지가 거대한 크기로 성장함에 따라 점점 더 중요해집니다. Glass는 성능과 크기를 포함한 여러 방향의 개선을 가능하게 할 것이므로 EMIB의 가장 큰 발전 중 하나가 될 가능성이 높습니다.

Intel은 EMIB-T가 2027년 양산을 목표로 진행 중이며 수율과 신뢰성이 목표치를 충족하고 있다고 밝혔습니다. 이러한 램프업이 계획대로 진행된다면, EMIB는 silicon interposer의 대안에서 대규모 AI 시스템 구축을 위한 Intel Foundry의 핵심 기술 중 하나로 진화하게 될 것입니다.

2026년 8월 실적 발표에서 Lip Bu Tan Intel 최고경영자는 "EMIB-T에 대한 고객의 관심은 계속 매우 높습니다. 이 기술은 오늘날의 주류 제품으로는 불가능한 고급 AI silicon 솔루션을 위한 기능을 제공하는 매력적인 기술입니다"라고 말했습니다. "우리는 계속해서 증가하는 EMIB-T 수주 잔고를 보유하고 있으며, 수율과 신뢰성은 목표를 달성하고 있습니다. 우리는 2027년 고객의 램프업을 지원하기 위해 이 기술을 대량 생산 및 고품질로 확대하는 데 집중하고 있습니다."

MIM이 포함된 EMIB-T(이미지 출처: Intel)

Intel은 더 미세한 상호 연결 pitch, 더 많은 bridge, 더 큰 기판, 더 조밀한 전력 공급, 더 빠른 메모리 인터페이스 및 획기적으로 더 큰 SiP 등 여러 방향으로 EMIB를 확장하고 있습니다. Intel은 EMIB를 TSMC의 CoWoS-S와 같은 솔루션에서 사용하는 대형 silicon interposer 대신, organic 기판에서 logic-to-logic 및 logic-to-HBM 연결을 위해 로컬 silicon bridge를 사용하는 비용 효율적인 고급 패키징 기술로 공식적으로 포지셔닝합니다. 한편, 크고 단단한 interposer나 유연한 organic redistribution layer interposer로부터 이익을 얻을 수 있는 애플리케이션도 존재합니다. 이러한 애플리케이션을 해결하기 위해 Intel의 Foveros 포트폴리오는 Foveros-S, Foveros-R, Foveros-B를 포함하며, 이는 각각 TSMC의 CoWoS-S, CoWoS-R, CoWoS-L 패키징 기술을 더욱 직접적으로 반영합니다.

Foveros 2.5D: 다양한 패키지

Intel의 Foveros 패키징 기술은 2019년 Lakefield 프로세서와 함께 등장한 원래의 chip-on-wafer 구현에서 시작하여, 비용에 민감한 클라이언트 프로세서부터 대규모 HPC 및 AI 시스템에 이르기까지 모든 것을 해결하도록 설계된 광범위한 2.5D 및 3D 통합 기술 제품군으로 진화하고 있습니다.

기존 Foveros 기술은 TSV(Through-Silicon Vias)가 포함된 능동형 22FFL 기반 실리콘 베이스 다이 또는 인터포저를 사용했으며, Face-to-Face 본딩을 사용하여 능동형 다이를 부착했습니다. Intel의 Lakefield와 Ponte Vecchio는 능동형 베이스 다이와 36µm 마이크로범 피치를 사용한 반면, Meteor Lake, Arrow Lake, Panther Lake 구현체는 36µm 마이크로범 피치를 가진 수동형 베이스를 사용합니다. 2019년에서 2023년 사이 능동형 및 수동형 베이스 다이가 포함된 Foveros가 도입된 이후, Intel은 다양한 비용 및 통합 요구사항을 해결하기 위해 Foveros를 다변화해 왔습니다. 2025년 중반에 발표된 최신 Foveros 2.5D 로드맵은 유사한 특성을 가진 -S, -R, -B 변체를 언급하며 Foveros를 원래의 성능보다 상당히 더 발전시켰습니다. 이는 25µm 미만의 피치, mm²당 772에서 1,600개로의 범프 밀도 증가, 그리고 0.15 pJ/bit의 Chip-to-Chip 상호연결 전력을 목표로 합니다.

행 0 - 셀 0 Foveros-S Foveros-R Foveros-B
범프 피치 36µm => 25µm => <25µm 36µm => 25µm => <25µm 36µm => 25µm => <25µm
Hybrid Bonding - - -
Local Bridges - - Yes
범프 밀도 772-> 1600/mm^2 772-> 1600/mm^2 772-> 1600/mm^2
C2C 전력 0.15 pJ/bit 0.15 pJ/bit 0.15 pJ/bit
TSV - - ?
Die Complex 4X reticle RDL limited Bridge limited
HBM Stacks 8 (?) Dependant upon interposer size Dependant upon interposer size
Capacitor - 행 9 - 셀 2 ?
Substrate Organic Organic Organic
Package size (mm) ? ? ?
Year 2019 2027 ?

현재 가장 발전되었으며 생산이 검증된 Foveros 2.5D 기술은 Foveros-S입니다. 이 패키징 기술은 실리콘 인터포저 위에 여러 개의 칩렛을 배치하며, 현재 최대 4개 레티클 크기까지의 패키지를 지원합니다. 이는 TSMC가 CoWoS-S로 제공하는 크기(최대 5.5X 레티클)보다 작습니다. Foveros-S는 본질적으로 2019년의 원래 Foveros에서 진화한 것이기 때문에, Intel은 2019년부터 대량 생산이 이루어졌다고 정당하게 주장합니다. 그러나 앞으로 Foveros-S는 더 큰 패키지 크기, 상호연결 밀도 및 상호연결 전력 효율을 포함한 여러 방향으로 진화할 것입니다.

Foveros-S(이미지 출처: Intel)

Foveros-R은 실리콘 인터포저를 완전히 제거하고 Fan-out RDL 기술을 사용하여 비용과 상호연결 밀도를 최적화합니다. Intel은 이 구현이 최대 3개의 재배선 계층을 사용할 수 있다고 말합니다. 이 방식은 비용과 상호연결 밀도 사이의 균형을 제공하고 UCIe를 통해 다양한 소스의 칩렛을 이종 통합할 수 있도록 설계되었습니다. Intel의 현재 Foveros 2.5D 제품군의 다른 구성원들과 마찬가지로 이 기술은 36µm 마이크로범 피치를 사용하지만, 25µm 미만의 피치와 772에서 1,600/mm²로의 범프 밀도 확장, 그리고 0.15 pJ/bit의 Chip-to-Chip 상호연결 전력을 지원하도록 설계되었습니다. Intel은 Foveros-R이 2027년에 생산 준비가 완료될 것이라고 말합니다.

Foveros-R(이미지 출처: Intel)

Foveros-B는 더 크고 복잡한 AI/HPC 설계를 향해 개념을 확장합니다. 전체 실리콘 인터포저에 의존하는 대신, 이 기술은 RDL과 필요한 곳에만 고밀도 연결을 제공하는 로컬 능동형 또는 수동형 실리콘 브리지를 결합합니다. 이는 Intel에 RDL 전용 구현과 대형 실리콘 인터포저 사이의 중간 옵션을 제공하며, TSMC의 CoWoS-R에 대한 직접적인 경쟁자가 될 수 있습니다.

Intel은 Foveros-B가 EMIB 브리지를 사용한다고 명시적으로 언급하지는 않지만, 유사한 마이크로범 피치 크기와 향후 능동형 로컬 브리지를 사용할 계획을 고려할 때, Foveros-B의 브리지는 EMIB-M 및 EMIB-T 브리지와 매우 유사할 가능성이 높습니다. 만약 Foveros-B가 실제로 EMIB 브리지를 사용할 수 있다면, 향후 Foveros-B 설계는 캐시 분리, 통합 전압 조절기(IVRs) 또는 MIM 커패시터를 포함할 수도 있습니다.

상호연결 밀도와 전력의 경우, Foveros-B는 25µm 미만의 피치, 최대 1,600/mm²의 범프 밀도 확장, 그리고 0.15 pJ/bit의 Chip-to-Chip 상호연결 전력을 지원하도록 설계된 것으로 기재되어 있습니다. 한편, Intel은 Foveros-B가 언제 상업적 생산 준비가 될지 공개하지 않았으므로 실제 사양은 아직 확인되지 않았습니다.

Intel은 EMIB 및 Foveros 2.5D 포트폴리오를 통해 광범위한 애플리케이션을 처리할 수 있지만, Intel의 스케일링은 멈추지 않습니다. EMIB 또는 Foveros 2.5D에 의해 가능해지는 2.5D 수평 스케일링 외에도, Foveros 3D 및 EMIB 3.5D 패키징 기술을 사용하여 칩렛을 서로 위에 쌓을 수 있습니다.

Foveros Direct 3D: 구리(및 범프 없음)가 적용됩니다

수십 년 동안 존재해 온 단순한 package-on-package 적층과 달리, 밀집된 상호 연결을 가진 3D 적층은 본질적으로 별개의 다이(die)를 밀접하게 결합된 동일한 칩의 일부로 변환하여 대역폭을 높이고, 지연 시간을 줄이며, 상호 연결 전력을 절감하고, 풋프린트를 축소합니다. 과제는 수율, 전력 공급, 신호 무결성을 유지하면서 다이 사이에 수천 개의 매우 미세한 연결을 제조하는 것이며, 아마도 가장 중요한 것은 스택 내부에 매립된 칩에서 열을 제거하는 것입니다.

Foveros Direct 3D(이미지 출처: Intel)

Intel의 Foveros 로드맵에서 가장 큰 아키텍처적 단계는 Foveros Direct 3D이며, 이는 마이크로범프 기반 연결에서 직접적인 구리 대 구리 하이브리드 본딩으로 이동합니다. 기존의 마이크로범프는 제조 수율과 신뢰성을 유지하기 위해 솔더 범프가 충분한 치수를 필요로 하고, 솔더 자체가 추가적인 저항과 기생 효과를 유발하기 때문에 무한정 축소될 수 없습니다. Foveros Direct 3D는 솔더를 완전히 제거하고 한 다이의 구리 패드를 다른 다이의 패드에 직접 본딩하며, 이는 기존 마이크로범프 기술보다 최대 10배 더 미세한 10 µm 미만의 상호 연결 피치를 가능하게 합니다.

행 0 - 셀 0 Foveros Direct 3D 1세대 Foveros Direct 3D 2세대
접합 Cu–Cu 하이브리드 본딩 (솔더 없음) Cu–Cu 하이브리드 본딩 (솔더 없음)
피치 9 µm (공개된 "10 µm 미만") 3 µm
패드 밀도 ~12,300/mm^2 (Intel: >10,000) 100,000/mm^2 초과
C2C 전력 <0.05 pJ/bit 미공개 (동일 클래스 또는 낮음)
베이스 다이 Active Active
TSV + (베이스 내; 18A-PT는 패스스루 TSV 추가) +
베이스 내 커패시터/기타 MIM; Clearwater Fores는 LLC + IVR 추가 MIM; Clearwater Fores는 LLC + IVR 추가
HBM 스택 직접 제한 없음 — EMIB 3.5D를 통해 연결 직접 제한 없음 — EMIB 3.5D를 통해 연결
다이 복합체 함께 사용 시 EMIB 3.5D에 의해 결정 함께 사용 시 EMIB 3.5D에 의해 결정
기판 Organic (EMIB-T 글래스인 경우 추후 글래스) Organic (EMIB-T 글래스인 경우 추후 글래스)
패키지 크기 EMIB 3.5D를 따름 (~80×80 → 120×180) EMIB 3.5D를 따름 (~80×80 → 120×180)
연도 2026 이후

Intel은 Foveros Direct 3D가 10 µm 미만의 본딩 피치, mm²당 최대 10,000개의 상호 연결 밀도, 그리고 0.05 pJ/bit 미만의 칩 간 상호 연결 전력을 제공할 수 있다고 주장합니다. 이러한 밀집된 연결성은 적층된 다이 사이의 신호 경로를 단축하고, 대역폭을 높이며, 지연 시간을 줄이고, 데이터 이동에 필요한 에너지를 절감합니다. 전기적 장점 외에도, 직접 본딩은 다이 사이에 더 연속적인 열 경로를 생성하며, Intel은 이것이 기존 패키징과 비교하여 열 방산을 개선한다고 말합니다. 이는 수직으로 적층된 로직이 전력 밀도를 극적으로 높이기 때문에 매우 중요합니다.

Intel의 Foveros Direct 3D 본딩 인터페이스는 face-to-back 및 face-to-face 적층을 모두 지원합니다. 또한, Intel은 칩 대 웨이퍼 및 웨이퍼 대 웨이퍼 본딩도 설명했습니다.

Intel의 Foveros Direct 3D 기반 시스템 인 패키지(system-in-package) 도식도에서 보여지듯이(그리고 Intel이 확인한 바와 같이), 이 기술은 단순히 하나의 로직 다이를 다른 다이 위에 배치하는 것보다 훨씬 유연합니다. 이 방법은 서로 다른 다이 크기, 다중 적층 레벨을 지원할 수 있으며, 서로 다른 공정 기술을 사용하여 제조된 다이들을 하나의 SiP에 결합할 수 있습니다.

Intel의 Xeon 6+ 'Clearwater Forest' 프로세서는 Intel 18A 컴퓨팅 칩렛을 액티브 베이스 다이에 부착하기 위해 Foveros Direct 3D 구리 본딩을 대량 생산에서 사용하는 첫 번째 제품입니다. 이 CPU는 9 µm 구리 본딩 피치를 사용하는 1세대 Foveros Direct 3D를 사용합니다. 한편, Intel은 2세대 Foveros Direct 3D를 통해 본딩 피치를 3 µm로 축소할 계획입니다. 이 수치들을 비교해 보면, TSMC의 2023년 1세대 SoIC는 9 µm 피치를 지원하며(AMD의 2세대 3D V-Cache가 이 버전을 사용함), 2025년에 양산에 들어간 최신 세대는 6 µm의 본딩 피치를 특징으로 합니다. TSMC는 2029년까지 SoIC의 상호 연결 피치를 4.5 µm로 축소할 것으로 예상합니다.

EMIB 3.5D: 모든 곳에 존재하는 모든 것

마지막으로, Foveros와 EMIB는 독립적으로 작동할 필요가 없습니다. Intel은 궁극의 제품을 구축하기 위한 노력의 일환으로 Foveros 2.5D 또는 Foveros Direct 3D를 기판 내장형 EMIB 브리지와 결합하여 EMIB 3.5D라고 부르는 기술을 생성할 수 있습니다. 이 아키텍처에서 Foveros는 개별 칩렛 어셈블리 내에서 조밀한 로컬 2.5D 또는 3D 연결성을 제공하며, EMIB는 이러한 모듈 간의 고대역폭 수평 연결을 제공하여 본질적으로 작은 SiP를 거대한 system-in-package로 구축합니다. Intel은 성능 확장을 위해 개별 SiP를 동일하게 만들거나, 서로 다른 기능을 가능하게 하기 위해 차별화된 형태로 만들 수 있다고 말합니다.

EMIB 3.5D(이미지 출처: Intel)

EMIB와 Foveros의 결합은 특히 유용합니다. 이는 Intel이 전체 시스템을 하나의 거대한 실리콘 인터포저에 배치하지 않고도 수평 및 수직으로 모두 확장할 수 있게 하기 때문입니다. Intel은 EMIB 3.5D가 기존의 실리콘 인터포저 기반 기술이 수용할 수 있는 것보다 상당히 더 큰 총 실리콘 표면적을 달성할 수 있다고 말합니다. Intel은 5개의 공정 노드에서 제조된 47개의 활성 타일을 통합하고 1,000억 개 이상의 트랜지스터를 포함하는 Ponte Vecchio 컴퓨팅 GPU를 구축하기 위해 EMIB 3.5D를 처음으로 사용했습니다. Intel의 Data Center GPU Max가 압도적인 성공이라고 부르기는 어렵지만, 이는 확실히 Intel이 고급 패키징 기술로 무엇을 할 수 있는지를 입증했습니다.

행 0 - 셀 0 EMIB 3.5D (Foveros) EMIB 3.5D (Direct 1st Gen) EMIB 3.5D (Direct 2nd Gen + EMIB-T)
수직 접합 solder microbump Cu–Cu hybrid Cu–Cu hybrid
수직 피치 36 µm 9 µm 3 µm
수직 밀도 828 /mm² (Intel) >10,000 /mm² (Intel) 미발표
에너지 ~0.15 pJ/bit <0.05 pJ/bit 미발표
수평 접합 EMIB 1st gen EMIB 2nd gen EMIB-T
수평 피치 55 µm 45 µm 45 → 36 → 25 µm
수평 에너지 ~0.5 pJ/bit 0.25 pJ/bit 0.25 pJ/bit
베이스 다이 Active Active Active
TSV Foveros base Foveros base Base + EMIB-T
HBM via EMIB (PVC: 8) Optional (CWF: DDR) via EMIB-T (12 → >24)
브리지 (예시) 11 (PVC) 12 (CWF) >20 → >38
패키지 ~80 × 80 mm Xeon module 120 × 120 → 120 × 180 mm
제품 Ponte Vecchio Clearwater Forest 추후 결정
연도 2022 2026 추후

앞으로 EMIB 3.5D 아키텍처는 Foveros Direct 3D와 결합될 때 상당히 더 유망해집니다. 두 기술을 모두 사용하면 Intel은 초고밀도 수직 구리-구리 연결을 사용하여 밀접하게 결합된 컴퓨팅 모듈을 구축하고, 그 다음 EMIB를 사용하여 여러 모듈을 수평으로 연결함으로써 본질적으로 복잡한 프로세서를 수직 및 수평으로 모두 확장할 수 있게 됩니다. 그러나 놀랍게도, Intel은 차세대 Xeon 'Diamond Rapids' 프로세서에 EMIB 3.5D를 사용하지 않기로 결정했습니다. CPU는 수직 통합을 위해 Foveros Direct 3D를 사용하지만, 수평 상호 연결에는 UCIe-S 연결이 사용됩니다.

Multi-die의 또 다른 날

Intel의 EMIB와 Foveros 기술은 서로 다른 종류의 확장을 지원하기 위해 등장했지만, 회사는 이를 복잡한 프로세서를 수평 및 수직으로 모두 확장할 수 있는 상호 보완적인 플랫폼으로 진화시키고 있습니다.

EMIB는 더 미세한 상호 연결 피치, 수직 전력 공급, 유리 기판 및 24개 이상의 HBM 스택을 포함하는 12개 이상의 reticle을 초과하는 패키지를 향해 발전하고 있는 반면, 확장되는 Foveros 제품군은 2.5D 통합부터 초고밀도 Foveros Direct 3D 하이브리드 본딩까지 아우릅니다. 실제로 Foveros Direct 3D는 이미 10µm 미만의 구리-구리 연결을 가능하게 하며 더욱 미세한 피치를 향해 나아가고 있습니다.

한편, EMIB 3.5D는 수직으로 쌓인 모듈과 수평 EMIB 링크를 결합하여 거대한 실리콘 인터포저를 사용하지 않고도 궁극의 AI 및 HPC 애플리케이션을 위한 대규모 이기종 system-in-package를 생성합니다.

흥미로운 점은 현재 Intel이 Cerebras WSE 및 Tesla Dojo와 같은 웨이퍼 스케일 프로세서를 가능하게 하는 system-on-wafer 플랫폼이 부족하다는 것입니다. 하지만 이러한 기술에 대한 수요가 현재 너무 제한적이며 내일도 크게 증가하지 않을 수 있다는 점에서 이는 설명이 가능합니다.

원문 출처: Tom's Hardware

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