Intel CEO Lip-Bu Tan, 공격적인 새로운 품질 표준으로 칩 버그 근절 선언 — 'B0면 직업을 유지하지만, 그 이상이면

Lip-Bu Tan이 작년에 Intel의 CEO가 되었을 때, 회사에 많은 변화가 일어날 것이라는 점은 분명했습니다. 이제 이러한 변화의 세부 사항들이 드러나기 시작하고 있습니다. 우리는 이미 Lip-Bu Tan이 테이프 아웃 (tape out) 전에 개인적으로 칩 설계를 평가하고 승인한다는 사실을 알고 있지만, 결과적으로 그는 설계가 A0 리비전 (revision) 단계에서 이미 버그가 없고 대량 생산 준비가 완료되기를 원하고 있습니다. 이는 회사의 제품들이 지금까지 해내지 못했던 부분입니다.

Lip-Bu Tan은 JP Morgan의 Global Technology, Media and Communications Conference에서 "일정(timetable)에 관한 한, 제가 지금 막 도입한 문화가 하나 있습니다. 반드시 A0에서 생산으로 이어져야 합니다"라고 말했습니다. "A0는 테이프 아웃 (tape out)을 할 때 첫 번째 통과 (first time pass)를 의미합니다. Intel에는 그런 문화가 없었기에, 저는 첫 번째 통과가 A0여야 한다고 말합니다. B0라면 직업을 유지할 수 있습니다. 하지만 그 이상의 단계가 된다면, 당신은 해고입니다."

Tan은 이어 "처음에 사람들은 제가 그냥 농담을 하는 것이라고 생각했지만, 제가 실제로 이를 구현하기 시작하자 '알겠습니다, Lip-Bu. 당신은 매우 진지하군요. 우리가 수정하려고 노력했던 모든 설계와 모든 버그, 그리고 우리가 사용하는 모든 IP(지식 재산권)를 정말로 면밀히 살펴보고 계시는군요. 테이프 아웃 (tape out) 전에 우리가 인증을 거치고 이를 확실히 수행하도록 만드시는군요'라고 말하기 시작했습니다. 이것이 바로 우리가 가져야 할 문화입니다"라고 덧붙였습니다.

A0는 초기 테이프 아웃 (tape out) 이후, 어떠한 실리콘 수정 (silicon fixes)이 구현되기 전에 생산되는 칩의 가장 첫 번째 제조 버전을 의미합니다. 첫 번째 통과 (First-pass) 성공이란 칩이 부팅되고, 올바르게 작동하며, 주요 사양을 충족하고, 주요 재설계 (redesign)가 필요 없으며, 실리콘이 생산 품질에 가깝거나(또는 생산 품질인) 상태를 의미합니다. 첨단 노드 (advanced node)에서 복잡한 CPU 설계를 통해 A0 성공을 달성하는 것은 설계가 더 단순하고 중복 기능이 있는 다른 유형의 프로세서보다 훨씬 더 극도로 어렵습니다.

Nvidia와 일부 다른 기업들이 초기 테이프 아웃 (tape out) 및 브링업 (bring up) 이후 실제로 A0 칩을 대량 생산하기 시작하는 반면, Intel은 버그를 제거하고 성능과 수율 (yield)을 극대화하기 위해 더 많은 리비전 (revisions)을 거치는 경우가 많습니다. 예를 들어, Intel의 Xeon 'Sapphire Rapids' 프로세서는 무려 500개의 버그를 포함하고 있었으며, Intel이 에라타 (erratas)를 제거하고 계획된 성능과 적절한 수율에 도달하기까지는 12번의 리비전이 필요했습니다. 당시 해당 칩은 심각한 수의 버그를 수정하기 위해 A0, A1, B0, C0, C1, C2, D0, E0, E2, E3, E4 및 E5 스테핑 (steppings)을 거쳤습니다.

Tan의 발언은 Intel과 같은 규모의 기업 CEO로서는 다소 이례적인데, 그는 본질적으로 Intel의 이전 엔지니어링 문화가 느슨했음을 시사하며 내부 실행 규율을 개선하겠다고 말하고 있기 때문입니다. 궁극적으로 Tan은 더 적은 리스핀 (respins), 더 빠른 검증 (validation), 그리고 더 짧은 개발 주기 (development cycles)를 원하고 있습니다.

Intel의 모든 제품이 A0 성공을 달성할 수 있을지는 지켜봐야 합니다. 예를 들어, Nvidia는 스테핑 실패와 비용이 많이 드는 리스핀을 피하기 위해 복잡한 GPU에 다양한 수율 향상 기술(예: 중복 로직 및 캐시 (redundant logic and caches))을 통합하는 것으로 알려져 있습니다. 그러나 Intel의 설계 방식은 다릅니다.

리스크를 줄이는 방법 중 하나는 업계 표준의 실리콘 검증된 IP 블록 (silicon-proven IP blocks)을 사용하고, 테이프 아웃 (tape out) 전에 설계를 강력하게 검증하는 것입니다. 또한, Intel 엔지니어들은 첫 번째 시도에서의 성공을 달성하기 위해 리스크가 적은 설계 결정을 내려야 할 수도 있습니다. 이러한 접근 방식은 일반적으로 Intel의 제품을 덜 야심 차게 만들 수 있지만, 적어도 회사의 비즈니스 성과는 더 예측 가능해질 것입니다.

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Anton Shilov는 Tom’s Hardware의 기고가입니다. 지난 수십 년 동안 그는 CPU와 GPU부터 슈퍼컴퓨터, 현대적 공정 기술과 최신 팹 (fab) 장비에서 첨단 기술 산업 트렌드에 이르기까지 모든 분야을 다뤄왔습니다.