2026년 7월 2일에 공개된 Intel의 특허 출원서에 따르면, 현재 인터포저(interposer) 기반 HBM의 패키징 및 비용 병목 현상을 완화하는 것을 목표로 하는 새로운 고대역폭 메모리 (HBM) 아키텍처 계획이 드러났습니다. 2024년 12월 26일에 제출된 이 특허 출원서는 Intel이 크로스 배치 메모리 (XBM, cross-batch memory)라고 부르는 기술을 설명합니다. 이는 HBM4의 풋프린트(footprint)에 맞추는 것을 목표로 하면서도, 기존의 DRAM 및 초광대역 인터페이스를 백엔드 공정(back-end-of-line, BEOL) 트랜지스터와 직렬 Universal Chiplet Interconnect Express (UCIe) 링크로 교체하여 구축된 "백엔드 트랜지스터를 갖춘 초고대역폭 메모리"입니다.

Intel이 제안한 설계는 고가의 실리콘 인터포저를 제거하고 패키지를 축소하는 동시에 자체적인 결함 수리(defect repair) 기능을 내장함으로써, 기존 HBM을 비싸게 만드는 조립 비용 문제를 해결하는 메모리 스택입니다.

인터포저 위의 HBM 스택 (104) 및 로직 다이 (106)를 보여주는 패키지 단면. (이미지 출처: Intel)

출원서에는 백엔드 공정(back-end-of-line, BEOL)에서 제조된 1트랜지스터 1커패시터 (1T1C) DRAM을 각각 보유한 메모리 다이 스택이 기술되어 있으며, 이들은 실리콘 관통 전극 (TSV, through-silicon via) "거터(gutters)"와 양면 고대역폭 상호 연결 (HBI, high-bandwidth interconnect) 연결로 서로 연결됩니다. Intel은 각 다이가 약 1.5 기가바이트 (GB) 규모라고 설명합니다. 구체적으로는 32x24 그리드로 배열된 768개의 "데이터 블록(datablocks)"이 각각 8개의 서브 채널을 가진 8개의 채널로 그룹화되어 있으며, 8단으로 쌓여 16단까지 확장 가능합니다. 데이터는 초당 32 기가전송 (32 GT/s, gigatransfers per second) 속도로 작동하는 UCIe I/O 번들을 통해 스택을 떠나 베이스 다이(base die)를 통해 출력됩니다.

Intel이 무엇을 바꾸려 하는지 이해하려면, 표준 고대역폭 메모리 (HBM)가 어떻게 작동하는지 상기하는 것이 도움이 됩니다. HBM은 베이스 로직 다이 (base logic die) 위에 DRAM 다이 (die)를 수직으로 쌓고, 이를 TSV (Through-Silicon Via)로 연결하며, 실리콘 인터포저 (silicon interposer)를 통해 스택당 약 1,024비트에 달하는 매우 넓은 병렬 인터페이스를 사용하여 프로세서와 통신합니다. 이러한 대역폭은 이 넓은 인터페이스를 통해 제공되지만, 동시에 패키징 비용을 높이고 확장을 어렵게 만드는 원인이기도 합니다. 왜냐하면 이 모든 배선이 메모리 다이와 컴퓨팅 다이 사이에 위치한 인터포저를 통해 라우팅되어야 하기 때문입니다. AI 가속기의 발전 속도가 메모리가 데이터를 공급하는 속도를 앞지르면서, 이러한 "메모리 벽 (memory wall)"은 성능의 지배적인 제약 요인이 되었습니다. 이것이 바로 거의 모든 대형 칩 제조사들이 이제 로직 (logic)보다는 인터페이스와 스택을 공략하고 있는 이유입니다.

XBM의 첫 번째 주요 변화는 구조적입니다. 기존의 DRAM 셀은 트랜지스터가 통상적으로 제작되는 베이스 실리콘 층인 전공정 (FEOL, Front-End-Of-Line)에서 구축됩니다. 반면 XBM은 박막 트랜지스터 (thin-film transistors)를 사용하여 1T1C 셀을 트랜지스터 층 위의 금속 및 비아 스택인 후공정 (BEOL, Back-End-Of-Line)으로 이동시킵니다. BEOL에서 메모리를 구축함으로써 Intel은 다이를 독립적으로 주소 지정이 가능한 여러 개의 작은 메모리 블록으로 패킹할 수 있으며, 이는 Intel이 로직 바로 위에 메모리를 배치하기 위해 추구해 온 백엔드 트랜지스터 (backend-transistor) 방향성과 동일합니다.

레이어 전체에 걸쳐 정렬된 데이터 블록과 TSV를 보여주는 다이 스택의 경사진 모습. (이미지 출처: Intel)

두 번째 변화는 인터페이스(interface)입니다. HBM의 넓은 병렬 PHY (Physical Layer) 대신, XBM은 데이터를 32 GT/s 속도의 UCIe 번들로 직렬화(serialize)하며, 베이스 다이(base die)가 직렬화/역직렬화(serialize/deserialize) 단계를 처리하고 모든 I/O를 컴퓨팅 다이(compute die)로 라우팅(routing)합니다. 표준 칩렛 상호 연결(chiplet interconnect)로 전환하는 것이 이 설계를 "칩렛 네이티브(chiplet-native)"하게 만드는 핵심이며, Intel은 이것이 인터포저(interposer)에 종속된 HBM 스택보다 패키징하기에 더 간단하고 저렴하다고 주장합니다. 트레이드오프(tradeoff)는 32 GT/s가 UCIe의 현재 최고 데이터 전송률이라는 점이며, 따라서 인터페이스가 명확한 여유 공간(headroom)을 남기기보다는 이미 사양의 한계치(spec ceiling)에서 작동하고 있다는 것입니다.

Intel은 또한 수리 가능성(repairability)에 크게 의존합니다. 베이스 다이는 전용 예비 채널(spare channels), 내장 자체 수리(BISR, built-in self-repair), 디코드(decode) 및 디버그(debug) 로직, 그리고 상단 다이의 결함에 대해 대체 가능한 예비품 역할을 하는 4개의 중복 메모리 어레이(redundant memory arrays) 서브 채널을 탑재합니다. 이는 매우 높은 스택에서 수율(yield)을 회복하기 위해 설계된 조립 후 수리(post-assembly repair) 방식입니다.

UCIe 블록, BISR/디코드/디버그 영역, 그리고 수리를 위한 예비 채널을 표시한 베이스 다이 플로어플랜(floorplan). (이미지 출처: Intel)

특허 출원의 상당 부분은 메모리 셀(memory cell) 자체가 아니라 이를 어떻게 장착하느냐에 집중되어 있습니다. Intel은 스택의 Z-높이(Z-height)를 줄이는 것을 목표로 하는 메모리 온 패키지(MoP, memory-on-package) 및 "역 오버행(reversed overhang)" 구조를 상세히 설명합니다. 기존의 MoP는 300~350 마이크로미터(µm)를 추가할 수 있지만, Intel은 휘어짐(warpage)을 제어하기 위해 통상적으로 필요한 스티프너(stiffener)를 제거하고 전압 조절기(voltage regulator)로부터 DRAM에 전력을 직접 공급하는 방식을 제안합니다. 이것이 "더 작고 저렴한 패키지"라는 주장의 구체적인 근거입니다.

SoC 모듈 측면에 다이 스택이 배치된 메모리 온 패키지(MoP) 단면도. (이미지 출처: Intel)

XBM은 ZAM (Z-Angle Memory)과 혼동해서는 안 됩니다. Intel이 SoftBank 자회사 SAIMEMORY와 공동 개발하고 있으며 VLSI Symposium 2026에서 발표될 예정인 아키텍처입니다. ZAM의 혁신은 본딩(bonding) 측면에 있습니다. 이는 주로 기존 DRAM으로 구성된 9개 레이어 스택에 계층 사이에 약 3µm 두께의 실리콘을 융합 본딩한 형태이며, 보고서에 따르면 HBM4의 대역폭 밀도를 약 두 배 목표로 하고 있으며 상용화는 2029년으로 예상됩니다. 반면 XBM은 DRAM 트랜지스터 자체와 인터페이스를 변경하는 Intel 단독 출원 건입니다. 이 둘을 종합해 볼 때, Intel이 적어도 두 가지의 병렬 HBM 대안을 추진하고 있음을 시사하며, 이는 1968년에 메모리 제조사로 시작한 회사에 걸맞은 움직임이라 할 수 있습니다.

Intel이 제안하는 HBM 아키텍처에는 특허에서 흔히 볼 수 있는 주의사항들이 존재합니다. 이 특허는 18개월 전에 출원되었으며, 현재 제품이나 로드맵이 없어 실제 출시되는 부품보다는 잠재적인 의도를 보여주고 있습니다. UCIe 인터페이스는 이미 최대 속도에 도달했으며, 백엔드 트랜지스터 DRAM은 제조 규모에서 아직 검증되지 않았고, 전체 시스템은 여전히 HBM4E 및 Intel 자체 ZAM 일정과 비교하여 스스로를 입증해야 하는 상황입니다.