IBM의 1nm 미만 Nanostack 칩은 어떻게 적층되는가

IBM은 손톱 크기의 칩에 거의 1,000억 개의 트랜지스터를 적층했으며, 이는 향후 10년의 AI 컴퓨팅을 재편할 수 있습니다. 2026년 6월 25일, IBM은 세계 최초의 1nm 미만 칩 기술을 공개했습니다. 이는 트랜지스터를 3차원으로 수직 적층하고 엇갈리게 배치하는 "nanostack"이라 불리는 혁신적인 아키텍처로 구축된 0.7nm (7 angstrom) 노드입니다. 그 결과, 2021년 IBM의 자체 2nm 칩보다 성능은 최대 50% 향상되었고 에너지 효율은 70% 더 높아졌으며, 트랜지스터 밀도는 거의 두 배에 달합니다.

대부분의 사람들이 모르는 주요 사실

2021년 5월에 발표된 IBM의 2nm nanosheet 트랜지스터는 FinFET의 3면 설계와 달리, 4면 모두 금속 게이트로 둘러싸인 폭 5nm의 gate-all-around 채널을 포함합니다.
nanosheet 스택은 트랜지스터당 3개의 수직 적층된 실리콘 채널을 사용하며, 각 채널은 두께 5nm, 간격 12nm로 구성되어 동일한 전력에서 7nm FinFET보다 45% 더 나은 성능을 달성합니다.
뉴욕에 위치한 IBM의 Albany NanoTech 시설은 sub-2nm 패턴을 형성하기 위해 13.5nm 파장에서 작동하는 극자외선 (EUV) 노광 도구를 개발하는 데 30억 달러를 투자했습니다.

이것은 단순한 점진적 축소가 아닙니다. 1nm 미만 노드는 반도체 제조를 IBM이 "angstrom era"라고 부르는 단계, 즉 트랜지스터의 크기가 개별 원자의 크기에 근접하는 단계로 밀어붙입니다. 그리고 이를 가능하게 하는 기술인 nanostack은 업계 최초로 알려진 3차원 nanosheet 기반 설계로, 단순히 특징을 더 작게 만드는 것을 넘어선 구조적 도약입니다.

1nm 미만 기술이 생각보다 더 중요한 이유

수년 동안 반도체 산업은 무어의 법칙 (Moore's Law)의 종말에 맞서 경주해 왔습니다. 트랜지스터가 7nm, 5nm, 그리고 3nm 미만으로 축소됨에 따라 물리학적 한계는 더욱 어려워졌습니다. 게이트 길이 (Gate lengths)는 단 12nm에 도달했으며, 이는 너비 방향으로 실리콘 원자가 단 40~50개에 불과한 수준입니다. 이 규모에서는 전자가 통과해서는 안 될 장벽을 뚫고 지나가는 터널링 현상이 시작되며, 열 문제는 생존을 위협하는 문제가 됩니다.

IBM의 해답은 평면형 트랜지스터 (Planar Transistors)를 계속해서 압착하는 것이 아닙니다. 대신, Nanostack은 3D 순차적 통합 (3D Sequential Integration) 기술을 활용하여 트랜지스터를 수직으로 쌓고 엇갈리게 배치합니다. 이는 칩렛 (Chiplets)이나 적층 메모리 (Stacked Memory)와 같은 기존의 3D 패키징 (3D Packaging) 방식과는 근본적으로 다릅니다. Nanostack은 동일한 다이 (Die) 내에 여러 개의 트랜지스터 층을 구축하며, 각 층은 독립적으로 최적화된 서로 다른 재료 조합을 사용할 수 있습니다.

AI 워크로드 (AI Workloads)에 대한 보상은 엄청납니다. Chen Zhang 등이 VLSI 2026에서 발표한 연구에 따르면, 새로운 아키텍처는 SRAM에서 40%의 스케일링 (Scaling)을 제공합니다. 이는 SRAM 대역폭 (Bandwidth)이 AI 가속기 (AI Accelerator) 설계의 병목 현상 (Bottleneck)이 되었기 때문에 매우 중요합니다. 더 효율적인 SRAM은 코어당 더 많은 캐시 (Cache)를 의미하며, 이는 오프칩 메모리 (Off-chip Memory)로의 이동을 줄이고 대규모 언어 모델 (Large Language Models)의 추론 (Inference) 속도를 높여줍니다.

IBM의 Nanostack 아키텍처가 실제로 작동하는 방식

1nm 미만의 칩을 제작하는 것은 단일한 돌파구가 아닙니다. 이는 원자 규모의 정밀도로 작동해야 하는 8단계 공정 과정의 사슬입니다. IBM이 이를 수행하는 방법은 다음과 같습니다.

1단계: 토대 쌓기 — 5nm 실리콘 샌드위치

공정은 기판 (Substrate) 위에 실리콘 (Silicon)과 실리콘-게르마늄 (SiGe) 층을 교대로 증착하면서 시작됩니다. 총 6개의 층으로 구성되며, 각 실리콘 층의 두께는 정확히 5나노미터입니다. SiGe 층은 희생 물질 (Sacrificial Material) 역할을 하며, 나중에 부유된 나노시트 채널 (Suspended Nanosheet Channels)을 만들기 위해 제거됩니다. 이 층들을 5nm 두께로 균일하게 만드는 데는 서브 옹스트롬 (Sub-angstrom) 제어가 가능한 분자선 에피택시 (Molecular Beam Epitaxy) 기술이 필요합니다.

2단계: 패턴 크기보다 100배 짧은 빛으로 패턴 형성

다음으로, 13.5nm 파장의 극자외선 (EUV) 포토리소그래피 (Photolithography)를 사용하여 수직 핀 (Vertical Fin) 구조를 패턴화하며, 6개의 교차 층을 동시에 식각 (Etching)합니다. IBM의 Albany NanoTech 시설은 이러한 EUV 도구를 개발하는 데 30억 달러를 투자했습니다. 곧 Albany 사이트에 설치될 ASML의 차세대 High NA EUV 리소그래피 (High NA EUV Lithography) 시스템은 향후 노드(Node)를 위해 해상도를 더욱 높일 것입니다.

3단계: 화학 공정을 통한 나노시트 부유

실리콘-게르마늄 (SiGe) 희생층은 600°C의 뜨거운 암모니아 가스를 사용하여 선택적으로 식각 (Etch)됩니다. 이 과정을 통해 실리콘 나노시트 (Nanosheet)들은 12nm의 수직 간격을 두고 공중에 부유된 상태로 남게 됩니다. 이 식각의 선택비 (Selectivity)는 놀라운 수준입니다. 이는 실리콘은 건드리지 않고 SiGe만을 완전히 제거하는 공정으로, 완성하기까지 수년이 걸렸습니다.

4단계: 4면 전체를 감싸는 게이트 (Wrap the Gate Around All Four Sides)

원자층 증착 (ALD, Atomic Layer Deposition) 방식을 사용하여, 각 부유된 나노시트의 4면 전체에 2nm 두께의 고유전율 (High-k) 유전체인 하프늄 산화물 (Hafnium oxide)을 증착하며, 이는 사이클당 단 1 옹스트롬 (Angstrom)씩 성장합니다. 이러한 게이트 올 어라운드 (GAA, Gate-All-Around) 구조는 나노시트 트랜지스터를 기존의 FinFET 설계와 구분 짓는 핵심 요소입니다. FinFET은 채널의 3면만을 게이트로 감쌉니다.

"2021년 5월에 발표된 IBM의 2nm 나노시트 트랜지스터는 FinFET의 3면 설계와 달리, 4면 모두 금속 게이트로 감싸진 폭 5nm의 게이트 올 어라운드 채널을 포함합니다."

5단계: 금속을 채워 게이트 완성 (Fill with Metal to Complete the Gate)

화학 기상 증착 (CVD, Chemical Vapor Deposition)을 통해 질화 티타늄 (Titanium-nitride) 금속 게이트 물질을 증착하여, 나노시트 사이의 간격을 채우고 각 시트를 완전히 감쌉니다. 그 결과, 게이트 전극이 각 실리콘 채널을 완전히 둘러싸는 진정한 게이트 올 어라운드 (GAA) 구조가 형성되어, 전류 흐름에 대해 최대의 정전기적 제어 (Electrostatic control)를 제공합니다.

6단계: 소스 및 드레인 도핑 (Dope the Source and Drain)

인 (Phosphorus) 이온(n-type용) 또는 붕소 (Boron) 이온(p-type용)을 5keV 에너지로 소스 (Source) 및 드레인 (Drain) 영역에 이온 주입 (Implant)하여, 3nm의 급격한 접합 (Abruptness)을 가진 접합부를 형성합니다. 이 에너지 수준에서 이온은 실리콘 내부로 단 몇 나노미터만 침투하며, 이 접합의 날카로움(Sharpness)은 트랜지스터가 얼마나 잘 꺼지는지(Switch off)를 결정합니다. 이는 1nm 미만 공정의 전력 효율성에 있어 매우 결정적인 요소입니다.

7단계: 결정질 컨택 성장 (Grow Crystalline Contacts)

소스/드레인 (source/drain) 영역 위에 에피택셜 실리콘-인 (epitaxial silicon-phosphorus) 또는 실리콘-게르마늄-붕소 (silicon-germanium-boron)를 성장시켜 컨택 저항 (contact resistance)을 50 $\Omega\cdot\text{nm}$ 미만으로 낮춥니다. 컨택 저항은 이러한 규모에서 주요한 제한 요소입니다. 트랜지스터가 작아짐에 따라 컨택 면적도 함께 줄어들며, 깨끗한 계면 (interface)을 제공하도록 결정 구조 (crystal structure)를 설계하지 않으면 저항이 상승하기 때문입니다.

8단계: 15개 층의 구리로 모든 것을 연결하기

단 0.5 nm 두께의 루테늄 (ruthenium) 장벽층 (barrier layers)을 사용하는 듀얼 다마신 (dual-damascene) 공정을 통해 15개 층의 구리 상호연결 (copper interconnects)을 증착합니다. 이 장벽층은 구리가 실리콘으로 확산되는 것을 방지하는 동시에, 20 nm 미만의 배선 폭에서 발생하는 저항 손실을 최소화합니다. 상호연결 스택 (interconnect stack)은 수십억 개의 트랜지스터를 기능적인 회로로 연결하는 역할을 하며, 이러한 치수에서는 배선조차도 원자 수준에 가까운 규모로 설계됩니다.

3D 적층의 돌파구: 단순히 작아지는 것이 아니라, 높아지는 것

IBM이 직접 발명한 기존의 나노시트 (nanosheet) 기술과 Nanostack을 차별화하는 점은 트랜지스터의 수직 적층 (vertical stacking)과 교차 배치 (staggering)입니다. 모든 트랜지스터를 단일 평면에 배치하는 대신, Nanostack은 3D 순차적 통합 (3D sequential integration)을 사용하여 트랜지스터 층을 서로 위에 쌓아 올립니다. 이는 CMOS 통합에서의 초박형 유전체 본딩 (ultra-thin dielectric bonding), 듀얼 채널 (dual-channel) 엔지니어링 능력, 그리고 기대되는 스위칭 성능을 갖춘 기능적 CMOS 인버터 (CMOS inverter) 동작을 통해 실험적으로 검증되었습니다.

핵심적인 장점은 각 적층된 층이 서로 다른 재료를 사용할 수 있다는 것입니다. 한 층은 높은 전자 이동도 (electron mobility)를 가진 n형 트랜지스터에 최적화될 수 있는 반면, 그 위의 층은 높은 정공 이동도 (hole mobility)를 가진 p형 트랜지스터를 위해 다른 재료를 사용할 수 있습니다. 전통적인 평면 (planar) 설계에서는 두 트랜지스터 유형이 동일한 기판과 재료적 제약을 공유합니다. Nanostack은 이러한 한계를 완전히 깨뜨립니다.

IBM-Albany 생태계와 향후 전망

IBM은 이 칩들을 혼자 만들지 않습니다. 이 작업은 뉴욕의 Albany NanoTech Complex에서 진행되며, Lam Research, Tokyo Electron (TEL), SCREEN Semiconductor Solutions를 포함한 파트너들이 함께합니다. 이들은 이미 작동하는 소자를 생성하는 High NA EUV 공정을 개발해냈습니다. 이는 ASML이 최근에야 출하를 시작한 기술에 있어 매우 중요한 이정표입니다.

IBM의 반도체 로드맵(Roadmap)은 Nanostack을 통한 향후 최소 10년 이상의 스케일링(Scaling)을 전망하고 있으며, 가장 이른 시기인 1nm 미만 노드에서의 도입은 빠르면 5년 이내에 이루어질 것으로 예상됩니다. 이러한 타임라인은 TSMC와 Samsung 또한 A10 및 A7 노드를 향해 나아가고 있는 업계 전반의 옹스트롬(Angstrom) 시대 로드맵과 일치합니다.

또한 IBM은 최근 세계 최초의 퓨어플레이(Pure-play) 양자 파운드리인 Anderon을 발표했습니다. 이는 IBM의 반도체 전문성을 활용하여 미국이 전 세계 양자 웨이퍼(Wafer)의 대부분을 제조할 수 있는 위치를 점하도록 할 것이며, 이는 Albany 시설의 야망이 고전 컴퓨팅(Classical computing)을 훨씬 넘어선다는 신호입니다.

이것이 AI 및 클라우드 인프라에 의미하는 바

AI 산업의 가장 큰 제약은 알고리즘적인 것이 아니라 물리적인 것입니다. 프런티어 모델(Frontier models)을 학습시키려면 엄청난 연산량(Compute)이 필요하며, 대규모로 추론(Inference)을 실행할 때 발생하는 에너지 비용이 제한 요소가 되고 있습니다. IBM의 1nm 미만 기술은 칩 레벨에서 최대 70% 더 높은 에너지 효율을 약속하며, 이는 추론당 전력 소비 감소와 와트당 처리량(Throughput) 향상으로 직결됩니다.

40%의 SRAM 스케일링 개선 또한 AI 측면에서 매우 중요합니다. 더 커진 온칩 캐시(On-chip cache)는 메모리 액세스 횟수를 줄여주는데, LLM 추론에서 주요 병목 현상(Bottleneck)은 원시 연산량이 아니라 메모리 대역폭(Memory bandwidth)이기 때문입니다. Nanostack 기술로 구축된 칩은 동일한 전력 예산 내에서 훨씬 빠른 추론을 제공하거나, 훨씬 낮은 비용으로 동일한 성능을 구현할 수 있습니다.

Samsung은 이미 2018년에 IBM의 초기 나노시트 (nanosheet) 기술을 5억 달러에 라이선스하여, Snapdragon 8 Gen 2에 탑재된 3 nm GAA-FET 공정에 구현한 바 있습니다. 만약 Nanostack이 이와 유사한 라이선스 경로를 따른다면, 이 기술은 향후 5년에서 7년 이내에 소비자 기기에 도달할 수 있습니다.

하지만 1 nm에서의 양자 터널링 (quantum tunneling) 현상은 전자를 유령처럼 행동하게 만듭니다. 엔지니어들은 다음 단계에서 어떻게 이들을 가둘 수 있을까요?