Huawei의 τ Scaling Law, EUV 없이 트랜지스터 경쟁의 정의를 바꾸다

IEEE ISCAS에서 발표된 Huawei의 τ Scaling Law는 기하학적 트랜지스터 스케일링 (geometric transistor scaling)을 시간 기반 최적화 (time-based optimization)로 대체하며, EUV 없이 2031년까지 1.4nm 밀도를 목표로 하여 미국의 수출 통제에 도전하고 있습니다.

Huawei는 2026년 5월 18일 IEEE ISCAS에서 기하학적 트랜지스터 스케일링 (geometric transistor scaling)을 시간 기반 최적화 (time-based optimization)로 대체하는 Tau (τ) Scaling Law를 발표했습니다. 이 프레임워크는 EUV 노광 공정 (EUV lithography) 없이 2031년까지 1.4nm급 트랜지스터 밀도를 목표로 하며, 이는 미국의 수출 통제 영향력에 직접적으로 도전하는 것입니다.

주요 사실

• 2026년 5월 18일 IEEE ISCAS에서 Tau (τ) Scaling Law 발표.
• 6년에 걸쳐 381개의 칩 설계 및 양산.
• EUV 없이 2031년까지 1.4nm급 밀도 목표.
• LogicFolding 아키텍처를 적용한 Kirin 칩이 이번 가을 출하 예정.
• ASML의 EUV 금수 조치는 여전히 유효함.

Huawei는 2026년 5월 18일 IEEE ISCAS에서 소자, 회로, 칩 및 시스템 전반에 걸쳐 기하학적 트랜지스터 스케일링 (geometric transistor scaling)을 시간 기반 최적화 (time-based optimization)로 대체하는 Tau (τ) Scaling Law를 발표했습니다 [ @kimmonismus 의 내용에 따르면]. 이 프레임워크는 나노미터 경쟁을 완전히 포기하는 대신, 전체 스택 (full stack)에 걸친 시간적 성능 이득을 최적화합니다.

τ Scaling의 작동 원리

트랜지스터 크기를 줄이는 전통적인 스케일링 법칙 (scaling laws)과 달리, τ Scaling은 소자 (devices), 회로 (circuits), 칩 (chips), 시스템 (systems)의 4가지 추상화 단계에 걸쳐 시간 기반 파라미터 — 클록 분배 (clock distribution), 신호 전파 지연 (signal propagation delays), 회로 타이밍 마진 (circuit timing margins) — 를 최적화합니다. 이를 통해 Huawei는 소자 크기를 줄이지 않고도 성능을 향상시킬 수 있으며, ASML의 금수 조치 대상인 극자외선 (EUV) 노광 공정의 필요성을 우회할 수 있습니다.

Huawei는 이 접근 방식을 사용하여 지난 6년 동안 381개의 칩을 이미 양산했으며, 여기에는 이번 가을 출하될 새로운 LogicFolding 아키텍처를 탑재한 Kirin 프로세서가 포함됩니다 [ @kimmonismus 의 내용에 따르면]. 회사가 밝힌 목표는 EUV 장비 없이 완전히 달성되는 2031년까지의 1.4nm급 트랜지스터 밀도입니다.

전략적 베팅

독특한 관점: 미국의 수출 통제는 중국을 반도체 제조 분야에서 두 세대 뒤처지게 만들기 위해 설계되었습니다. Huawei는 '세대(generation)'의 의미를 재정의함으로써 그 지표를 무의미하게 만들고 있습니다. $\tau$ Scaling은 TSMC의 2nm나 Intel의 18A를 따라잡으려 하는 것이 아니라, 밀도(density)를 리소그래피 정밀도(lithographic precision)가 아닌 아키텍처 최적화(architectural optimization)의 함수로 바꾸어 경쟁의 양상을 변화시킵니다.

만약 성공한다면, 이는 미국의 수출 통제가 가진 핵심적인 영향력을 약화시킬 것입니다. 즉, 최첨단 성능을 위해서는 최첨단 리소그래피가 필수적이라는 가정을 무너뜨리는 것입니다. 제재는 중국이 메울 수 없는 나노미터(nanometer) 격차에 갇히도록 설계되었습니다. Huawei는 그와 병행하는 별도의 길을 구축하고 있습니다.

AI 워크로드(AI Workloads)에 미치는 의미

Huawei의 Kirin 칩은 이미 출하되는 스마트폰에서 AI 워크로드를 실행하고 있습니다. $\tau$ Scaling의 시스템 수준 최적화(system-level optimization)는 메모리 대역폭(memory bandwidth)과 상호 연결 지연 시간(interconnect latency)이 원시 트랜지스터 밀도보다 더 지배적인 역할을 하는 AI 추론(AI inference) 분야에서 특히 큰 이득을 가져올 수 있습니다. 이 프레임워크의 시간 기반 접근 방식은 이러한 병목 현상(bottlenecks)을 직접적으로 겨냥합니다.

하지만, 회사는 TSMC의 3nm 또는 2nm 공정과의 구체적인 벤치마크 결과나 성능 비교를 공개하지 않았습니다. $\tau$ Scaling이 2031년의 약속을 이행할 수 있을지는 독립적인 분석을 통해 아직 검증되지 않은 상태입니다.

관전 포인트

2026년 4분기에 Kirin LogicFolding 칩과 TSMC 3nm급 칩을 비교하는 독립적인 벤치마크 결과를 주목하십시오. 또한 다른 중국 파운드리(fabs)들이 $\tau$ Scaling을 채택하는지, 그리고 Huawei가 EUV 없이 경쟁력 있는 AI 추론 성능을 입증할 경우 미국의 정책적 대응이 어떻게 나타날지 모니터링해야 합니다.

원문 출처: gentic.news