
Huawei 회장, 미국의 제재에 감사 표하며 2031년까지 1.4nm급 밀도 달성 주장
요약
Huawei는 미국의 제재를 기술 성장의 촉매제로 삼아, 트랜지스터 미세화 대신 신호 속도 최적화에 집중하는 'Tau Scaling Law'를 발표했습니다. 2031년까지 1.4nm급 밀도 달성을 목표로 하며, LogicFolding 기술을 통해 버퍼를 절감하고 신호 경로를 단축하는 전략을 취합니다.
핵심 포인트
- Tau Scaling Law: 트랜지스터 크기 대신 신호 전파 속도 최적화에 집중
- LogicFolding: 3D 로직 적층을 통해 불필요한 버퍼 50% 이상 절감
- 2031년까지 1.4nm급 밀도 달성 목표 제시
- 제조 공정(수율, 전력, 툴링) 측면의 기술 격차는 여전히 존재
Huawei 회장이 미국의 제재에 감사를 표하며, 트랜지스터 축소가 아닌 신호 속도 최적화를 통해 2031년까지 1.4nm급 밀도를 목표로 하는 Tau Scaling Law를 공개했습니다.
Huawei의 Xu Zhijun 회장은 미국의 제재가 중국의 반도체 성장을 가능하게 했다며 공개적으로 감사를 표했습니다. 그의 발언은 새로운 스케일링 (Scaling) 접근 방식을 사용하여 2031년까지 1.4nm급 밀도를 목표로 하는 기술 로드맵과 함께 발표되었습니다.
주요 사실
- Huawei의 Xu Zhijun 회장이 미국의 제재에 공개적으로 감사를 표함.
- Tau Scaling Law는 트랜지스터 크기가 아닌 신호 속도를 목표로 함.
- LogicFolding은 불필요한 버퍼 (Buffer)를 50% 이상 절감함.
- 2031년까지 1.4nm에 필적하는 밀도를 목표로 함.
- 중국은 여전히 수율 (Yield), 전력 (Power), 툴링 (Tooling) 및 규모 면에서 격차에 직면해 있음.
Huawei의 Xu Zhijun 회장은 미국의 칩 통제를 중국의 회복 탄력성이라는 서사로 전환하며, '우리의 국가 반도체 산업 체인이 진정으로 성장할 수 있게 해준 미국에 대해서도 감사하게 생각한다'라고 밝혔습니다 [ @rohanpaul_ai 에 따르면]. 소셜 미디어와 huaweicentral.com을 통해 보도된 이 발언은 제재를 억제책이 아닌 전략적 촉매제로 규정하고 있습니다.
Tau Scaling Law 및 LogicFolding
Huawei의 기술적 대응책은 Tau Scaling Law로, 이는 최적화 목표를 트랜지스터 미세화에서 신호 전파 속도로 재정의합니다. 회사 측은 '현대 칩은 트랜지스터 내부보다는 긴 와이어 (Wire), 타이밍 버퍼 (Timing Buffer), 레이아웃 지연 (Layout Delay) 내부에서 속도를 잃는 경우가 많다'라고 설명했습니다. 이 접근 방식은 더 작은 노드를 향한 전통적인 경쟁을 포기하고 상호 연결 지연 (Interconnect Delay)을 줄이는 데 집중합니다.
이를 가능하게 하는 기술인 LogicFolding은 로직 (Logic)을 3D로 쌓아 신호 경로를 단축합니다. Huawei는 이 방법이 '보고된 바에 따르면 불필요한 버퍼를 50% 이상 절감하며', 제한된 극자외선 (EUV) 노광 장비에 의존하지 않고도 밀도를 높인다고 주장합니다 [ @rohanpaul_ai 에 따르면]. 회사는 이 경로를 통해 2031년까지 1.4nm에 필적하는 밀도를 달성할 수 있을 것으로 전망하고 있습니다.
구조적 격차
이는 TSMC 방식의 선단 공정 (leading-node manufacturing)을 대체할 수 있는 것이 아닙니다. 소식통이 언급했듯이, 중국은 여전히 '수율 (yield), 전력 효율 (power efficiency), 툴링 (tooling), 그리고 글로벌 생산 규모 (global production scale) 측면에서 심각한 격차 (hard gaps)'에 직면해 있습니다. Tau Scaling Law는 설계 측면의 최적화 (design-side optimization)일 뿐, 제조 공정의 혁신 (fabrication breakthrough)이 아닙니다. 즉, 이는 첨단 노광 공정 (advanced lithography)이나 공정 제어 (process control)의 필요성을 제거하지 못합니다.
독특한 관점: Huawei는 반도체 발전의 지표를 '노드 크기 (node size)'에서 '와트당 신호 지연 시간 (signal latency per watt)'으로 사실상 재정의하고 있습니다. 이러한 전환은 Huawei의 설계 성과가 실제보다 TSMC의 3nm급 공정에 비해 더 경쟁력 있는 것처럼 보이게 만듭니다. 수율 데이터가 나타나기 전까지, 이는 서류상의 이점 (paper advantage)으로 남아 있습니다.
주목해야 할 사항
4분기에 발표될 예정인 Huawei의 2026년 연간 칩 로드맵 업데이트를 주목하십시오. 이 업데이트에서는 LogicFolding 수율 데이터와 전력 효율 벤치마크가 공개될 것으로 예상됩니다. 또한, TSMC나 Samsung이 2027년 노드 로드맵에서 유사한 인터커넥트 우선 스케일링 (interconnect-first scaling) 방식을 채택하는지도 모니터링해야 합니다.
원문은 gentic.news에 게시되었습니다.
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