H.266/VVC용 인터리브드 병렬 의존 양자화 하드웨어 아키텍처

H.266/VVC에서 의존적 양자화(dependent quantization)는 높은 압축률을 제공하지만, 강한 직렬 특성과 높은 복잡성으로 인해 실시간 성능이 낮아 실제 시나리오에 배포하기 어렵습니다. 압축 성능 저하를 최소화하면서 의존적 양자화의 실시간 성능을 개선하기 위해, 우리는 낮은 BDBR 손실을 가진 인터리브드 병렬 의존 양자화 하드웨어 아키텍처를 제안합니다. 이 아키텍처는 대부분의 조합 논리를 시간 분할 다중화(time-division multiplexing)하여 4채널 병렬 의존 양자화를 달성합니다. 본 아키텍처는 제안된 intra-CG 컨텍스트 단순화 방식과 rate estimation 과정에서 decAbslevel을 건너뛰는 인코딩 방식을 채택합니다. 이 설계는 All Intra 구성에서 0.42%의 BDBR 손실만을, Random Access 구성에서 0.38%의 BDBR 손실만을 발생시킵니다. Verilog HDL로 구현된 의존적 양자화 하드웨어 아키텍처는 Xilinx XCZU19 FPGA에 구현했을 때 QP = 22, 27, 32, 37에서 각각 [email protected], 91.4, 331.2, 454.1 fps의 양자화 속도를 달성합니다. TSMC 28nm 공정 표준 셀 라이브러리를 사용하여 ASIC으로 구현했을 때, 해당 양자화 속도는 각각 [email protected], 231.0, 837.0, 1147.7 fps에 도달합니다.