GPT-Synopsys, 칩 설계를 혁신할 최첨단 AI

GPT-Synopsys는 OpenAI 모델과 Synopsys의 EDA 기술·전문성을 결합해 에이전트가 도구 실행, 결과 해석, 설계 변경, 검증까지 수행하고 엔지니어는 목표를 주고 검토하게 한다고 함. 결국 “에이전트가 설계를 다 하고 엔지니어는 위임과 검토만 한다”는 건데, 실제로 엔지니어에게 돌아올 것은 해고일 것 같음.

비판적 검토에는 전문성이 필요하고, 전문성은 직접 만들어본 경험에서 나옴. 만드는 사람들은 만드는 일이 좋아서 하는 것인데, 검토만 시키면 결국 지쳐서 회사를 떠나거나 업계 자체를 떠나게 됨. 에이전트의 결과물 품질이 낮을수록 이탈도 빨라질 것임.

이제 어느 회사든 같은 발표를 할 수 있음. 주가를 올리려고 이런 발표를 하지 않는 회사가 바보일 정도이니 다 같이 유행에 올라타면 됨.
“GPT-회사명은 최첨단 AI 모델과 자사의 XYZ 기술·전문성을 결합해 회사 도구를 직접 다룹니다. 엔지니어는 설계 목표를 위임하고, 에이전트는 도구 실행부터 결과 해석, 수정, 검증까지 수행합니다”라는 상투적인 발표문이면 충분함.

결국 그렇게 되겠지만, 2년 뒤인지 10년 뒤인지는 실질적으로 큰 차이임. 하드웨어·칩은 내 분야가 아니지만 소프트웨어 엔지니어는 5년 안에 끝장날 것 같고, 그전까지는 AI가 찾아내는 버그를 고치느라 꽤 바쁠 듯함.

칩 설계가 비싼 이유에는 엔지니어링 비용과 제조 비용이 모두 있음. LLM과 제조 혁신으로 비용이 충분히 내려가면 더 많은 칩을 설계하게 될 테니, 일자리 감소를 일부 상쇄할 수도 있음.

AI가 내 업무의 80~90%를 가져가도, 남은 10%가 다른 사람의 업무 100%보다 회사 운영에 더 핵심적일 것 같음. 오만한 착각이면 좋겠지만 그렇지 않음. 내 일에 더해 남의 일까지 대신하지 않아도 된다면 진심으로 기쁠 것임.

거의 완성한 ASIC 설계를 폐기했음. 마스크를 바꿔야 하는 설계상 차이가 있었는데, AI 칩 수요 때문에 제조사가 너무 높은 가격을 요구해서 포기함.
AI 기반 설계 도구로 설계비는 내려간다지만, 정작 AI 때문에 제조비가 감당할 수 없을 만큼 비싸진 셈임.

AI가 칩 제조를 비싸게 만든 것이 아니라, 제조사가 수요에 맞춰 생산능력을 늘리지 않거나 늘리지 못한 것이 공급을 제약한 원인임. 10년 안에 해결돼서 이후에는 멋진 신제품이 쏟아지길 바람.

하드웨어의 다음 미해결 과제는 지역 내 제조임. 피자도 동네에서 구울 수 있는데 칩은 왜 안 될까?

투자 관점에서는 AI 칩 설계 도구의 발전으로 TSMC, Intel, Samsung이 수혜를 볼 것 같음. AI가 소프트웨어 개발을 100배 빠르고 저렴하게 만들면 호스팅 수요가 폭증해 AWS, iOS App Store, 클라우드 업체가 이득을 보듯, 칩 설계가 100배 쉬워지면 다양한 맞춤형 칩을 실제로 생산할 공장이 필요해짐.
Apple은 Apple Silicon 한 세대를 설계하는 데 34년이 걸린다고 하니 M6도 이미 20222023년에 설계 중이었던 셈임. 최첨단 칩을 처음부터 끝까지 설계하는 데는 수억~10억 달러가 든다고 함.
특히 기존에는 시장이 작아 수익을 내기 어려웠던 분야에도 특정 용도에 특화된 ASIC이 등장할 수 있음. 지금 소규모 틈새시장용 소프트웨어로 수익을 내기가 2022년보다 쉬워진 것과 비슷함. 언젠가는 차고에 있는 아이가 AI에 칩 설계를 부탁하고 TSMC에 보내 몇 주 뒤 우편으로 받아볼지도 모름.
집적도 향상 측면에서 무어의 법칙이 사실상 끝났다면, AI로 설계를 극한까지 최적화해 트랜지스터의 성능을 끌어내는 것이 몇 년 더 성능 향상을 이어가는 데 도움이 될 수 있음.
참고: https://fireflies.ai/blog/johny-srouji-and-john-ternus-inter..., https://www.granitefirm.com/blog/us/2023/04/29/cost-of-chip-....

설계나 요구사항을 바꿀 때 마스크와 테이프아웃만 3,000만~5,000만 달러가 들지 않는다면 일리가 있을 수 있음. 첫 웨이퍼를 3개월 안에 받기 위한 우선 처리, 초기 구동과 검증 장비 개조, 극한 조건 시험·최적화, 패키징 금형까지 더하면 전체 마스크 변경 시 설계당 수천만 달러가 더 들 수 있음. 금속 배선층만 고쳐 해결할 수 있어야 1,000만 달러와 한 달 정도로 줄어들지도 모름. 칩은 소프트웨어가 아님. 첫 웨이퍼를 만드는 시간·인력·장비 비용이 재설계 비용을 압도하므로 처음부터 제대로 만드는 것이 합리적임. 빌드·컴파일·링크할 때마다 1,000만 달러와 한 달이 든다면 작업 방식이 어떻게 달라지겠는가?
현재 AI 설계 도구가 주로 검증과 레이아웃에 집중하는 것은 타당함. 앞으로는 아키텍처나 높은 수율과 쉬운 배선층 수정을 함께 달성하는 설계에도 도움이 될 수 있음. 작은 설계는 여러 프로젝트가 웨이퍼를 공유하는 MPW로 비용을 줄일 수 있지만, 출시까지 더 오래 걸리고 수율도 낮으며 양산 시에는 여전히 큰 마스크 비용을 부담해야 함.
또 다른 가능성은 8인치 웨이퍼의 오래된 130nm 대형 칩을 12인치 웨이퍼의 더 미세한 공정으로 옮기는 작업임. 이런 설계는 많고, 마스크 비용이 낮으며 설계와 공정 여유가 잘 파악돼 있어 비용·수율상 이익을 예측할 수 있음. 다만 아날로그 회로의 미세화는 완전히 별개의 난제임.

TSMC, Intel, Samsung에서 생산해야 한다는 것은 10nm 미만 같은 최첨단 공정에 해당함. 최신 공정이 필요 없는 칩을 만드는 공장도 많음. LLM이 ASIC 설계의 진입장벽을 낮춘다면 오히려 그런 공장들이 가장 큰 수혜를 볼 것 같음.

“프로젝트에 Cadence IP를 쓰고 계시는군요. 약관상 허용되지 않으므로 당국에 신고하겠습니다” 같은 일이 벌어질 듯함. 폐쇄형 독점 EDA를 만들어 학습 데이터가 없게 해놓고, 모델이 제대로 다루지 못하니 AI 연구소에 강화학습을 부탁한 뒤 사용자에게 EDA와 모델 비용을 모두 청구하려는 흐름임.

“컴퓨팅 자원, 모델, 라이선스를 묶어 제공하면서 고객별 설계 데이터를 보호한다”고 하는데, Nvidia가 칩 설계를 OpenAI에 보내고 싶어 할지 의문임.

OpenAI는 이론상 현재 데이터 무보관(ZDR) 을 지원하고 비공개 추론도 곧 제공한다고 함. 그래도 내가 Nvidia라면 얼마나 신뢰할 수 있을지 모르겠음.

과장된 홍보를 하는 EDA 업체보다 오픈 소스 EDA 도구가 더 필요함.

목표는 명백히 정반대임. 도구 호출은 모두 서비스 뒤편으로 사라지고, 사용자는 돈을 내고 최종 결과물을 내려받거나 제조를 맡기게 될 것임. 그 번지르르한 블랙박스 안에서 무슨 일이 벌어지는지는 알 수 없게 됨.

칩 설계 업계에서는 일반 소프트웨어 개발보다 정형 기법과 설계의 정형 증명이 더 보편적인가? 예를 들어 Arm 마이크로컨트롤러의 모든 구성요소를 철저히 시험하고 기능의 정확성을 증명하는가? 그렇다면 왜 실리콘 오류 정오표가 존재하는가?

설계 입력을 정형 검증하는 도구가 실제로 쓰이지만 모든 부분에 적용되지는 않음. 의도한 동작을 정형 명세로 작성하기가 어렵고, 단언문이 요구사항을 제대로 표현하지 못하면 검증 범위가 100%여도 오류는 남음. 정형 검증 대신 수작업 시험이나 무작위 입력 시뮬레이션만 사용하는 경우도 있음.
또한 계산 복잡도가 지수적으로 증가하므로 서버에서 끝내 증명할 수 없는 규모에 도달함. 정형 검증이라고 모두 명세와 동작의 일치를 확인하는 것도 아님. 합성 넷리스트와 RTL의 논리적 동등성 검사는 합성 도구의 최적화가 올바른지 검증할 뿐, 애초에 RTL을 올바르게 작성했는지는 보장하지 않음.

이를 설계 검증이라고 하며, 정형 증명은 주로 EDA 도구 수준에서 이루어지고 상당 부분 이미 자동화돼 있음. 설계 검증은 칩이 의도한 용도에 맞게 기능하는지 확인하는 데 초점을 둠.

소프트웨어보다 정형 기법의 도입률이 높지만, 그 범주에 들어가는 작업은 다양함. 가장 흔한 것은 RTL과 넷리스트의 동등성을 증명해 합성 버그를 잡거나, 시험 기능 삽입 등으로 수정한 넷리스트가 원본과 동등한지 확인하는 작업일 것임.
나는 속성 검사를 가장 많이 사용함. 시뮬레이션 중 검사하는 것은 정형 검증이라 부르기 어렵지만, SAT 해결기 등을 쓰는 도구로 수학적 증명도 가능함. 핵심 난점은 언제나 올바른 시험이나 모델을 작성하는 데 있음. SystemVerilog 단언문으로 속성과 시퀀스를 표현할 수 있지만, 난도가 단순한 수준에서 도저히 이해하기 어려운 수준으로 급격히 올라감.
단언문이 통과하더라도 의도한 내용을 증명하지 못하고 있다는 사실을 놓치기 쉬움. 더 고급 도구는 도움이 될지도 모르지만, 나는 가능한 한눈에 이해할 수 있는 단언문을 작성하려고 함. 동료가 머릿속으로 스도쿠를 풀어야 이해할 수 있다면 동료 검토의 실효성도 기대하기 어려움. 단순하게 만드는 작업이 복잡하고 불투명한 채로 두는 것보다 더 오래 걸리기도 함.
파운드리 쪽 업무에는 참여해본 적이 없지만, ASIC에서는 그쪽이 전체 일정의 절반을 차지하기도 함.

이번 발표로 SNPS 주가가 조금 오른 듯하지만, 지난 몇 년간의 손실을 만회하지는 못함. 왜 EDA 회사들은 AI 연구소나 칩 설계 회사만큼 시장의 열광을 얻지 못하는지 계속 궁금함.

Kimi K3가 자신을 실행할 수 있는 칩을 설계하는 공개 모델로 화제가 됐을 때 주가가 크게 떨어졌던 것으로 기억함. 해당 칩은 요즘의 거대한 AI 칩에 비하면 작아 보였지만, Synopsys가 이런 서비스를 내놓는 것은 시간문제였을 것임. 경영진이 자체 개발 대신 외부 파트너와 협력하라고 요구하는 회의가 눈앞에 그려질 정도임.
그래도 현재 시가총액이 합병 전 Synopsys와 Ansys의 시가총액 합계보다 작은 이유는 여전히 이해하기 어려움.