Gelsinger의 지원을 받는 Nagare Labs의 Z2RAM, DRAM 밀도에서 SRAM 속도를 약속하다

Pat Gelsinger가 후원하는 Georgia Tech 스핀아웃인 Nagare Labs는 자사의 Z2RAM이 AI 칩 위에 직접 배치되어 DRAM 밀도에서 SRAM 속도의 메모리를 구현할 수 있다라고 밝히고 있습니다. 창립자들이 발표한 논문들은 85도 셀시우스까지 테스트했을 때 300초 이상 데이터를 유지하는 빠르게 개선되는 셀을 보여줍니다. Gen 1은 여섯 개의 적층 레이어를 통해 SRAM 밀도의 5배, DRAM 속도의 14배, 그리고 SRAM 대비 읽기 에너지의 3배 감소가 예상됩니다.

AI 칩은 많은 대역폭(bandwidth)을 필요로 하며, 이를 공급하기 위한 충분한 수율의 고대역폭 메모리(HBM)를 확보하는 것이 어려웠습니다. 제조업체들이 확보할 수 있더라도, 일부는 수율 문제 때문에 레이어 수를 줄이는 방안을 고려하고 있으며, 열 또한 또 다른 문제입니다. 이 때문에 삼성의 zHBM는 DRAM을 프로세서 위에 직접 적층하는 방식임에도 불구하고 약 4개 레이어만 계획되고 있습니다.

대안으로는 개발 중인 고대역폭 플래시가 있습니다. 이는 HBM처럼 NAND를 적층하여 GPU 옆에 배치될 수 있으며, 또는 다이(die) 위에 직접 쌓는 SRAM 방식도 있습니다. 이 방식은 용량 대비 밀도가 낮고 비용이 더 많이 들지만 속도는 빠릅니다. 용량이 더 큰 DRAM은 컴퓨팅 유닛 위에 놓일 수 있지만, 열 제한으로 인해 아래쪽의 로직이 얼마나 강하게 구동될지가 한계가 됩니다.

이러한 한계는 이미 스택형 메모리에 대한 칩 제조사들의 설계 경로를 형성하고 있습니다. 예를 들어, [Micron’s vHBM] 계획에는 열 분산 구조가 포함되어 있습니다. HBM을 로직 다이에 쌓고 DRAM은 95°C 이하로 유지해야 하므로, 공동 창업자 Shimeng Yu 그룹이 2025년에 시뮬레이션한 바에 따르면, 로직의 발열량은 최대 220 W/cm²이며, 더 나은 열 비아(thermal vias)를 사용할 경우 300 W/cm²로 제한됩니다. Nagare Labs는 지난 30년간 피크 컴퓨팅이 매년 70% 성장한 반면, 메모리 대역폭은 20% 증가했다고 밝히고 있습니다.

Simulated temperature maps of HBM stacked on a logic die, with logic power held to 220 and 300 watts per square centimeter to keep the DRAM at 95°C or below.

(Image credit: J. Sharda et al., IEEE JxCDC (CC BY 4.0), cropped)

이 회사는 Z2RAM을 “두 개의 트랜지스터와 하나의 실드, 그리고 커패시터가 없는 구조”라고 설명합니다. 이 방식에서 쓰기(write) 트랜지스터는 저장 노드에 전하를 배치하고 실드는 잡음 간섭을 차단합니다. 읽기(read) 트랜지스터는 방전 없이 감지할 수 있습니다. 이러한 게인 셀(gain cell)의 경우, 읽기 트랜지스터의 게이트 커패시턴스가 전하를 유지하기 때문에 비파괴적(non-destructive) 읽기가 가능하며, 이로써 셀은 DRAM의 쓰기 백(write-back) 과정을 피할 수 있습니다. Nagare는 1비트당 피코줄(picojoule)보다 훨씬 낮은 수준을 목표로 합니다.

Nagare는 Z2RAM을 가속기 위에 레이어를 증착하고 이를 “하나의 다이에서 함께 패턴화”하여 구축하는데, 이는 3D NAND 플래시가 레이어를 추가하며 확장하는 방식과 유사합니다. 메모리 레이어 사이에 인터포저(interposer)나 본딩(bonds)이 없다는 점이 핵심 기술입니다. 단 한 번의 리소그래피 노출로 여러 레이어를 동시에 커버할 수 있으며, EUV가 필요하지 않은 표준 300 mm DUV(Deep Ultraviolet) 장비만으로 작업이 가능합니다. 현재 로드맵은 “수십만 개”의 수직 연결을 갖춘 100개 이상의 레이어를 목표로 하고 있습니다.

높은 온도에서 데이터를 유지하는 것이 과제이며, 창립자 중 한 명은 테스트를 통해 이 문제를 반복적으로 탐구해 왔습니다. 공동 창립자인 Suman Datta의 그룹이 2020년에 발표한 황(tungsten)-도핑된 산화인듐(indium oxide) 트랜지스터 셀에 대한 연구에서는 25°C에서 1초, 85°C에서 겨우 300밀리초(ms)의 데이터 유지율을 보였습니다. Datta가 공동 저자로 참여한 2025년 업데이트에서는 세 번째 트랜지스터를 추가하고 트랜지스터의 게이트 오버랩(gate overlap)을 제거하여, 오버랩된 경우 대비 200초에서 증가한 25°C 기준 1,000초 이상의 유지율을 달성했습니다. 또한 이 연구에서는 GPU L2 캐시를 SRAM 용량의 두 배 크기임에도 불구하고 동일 면적에서 에너지-지연-면적 곱(energy-delay-area product)이 75~80% 낮은 수준으로 시뮬레이션했습니다.

6개월 후, 두 창립자는 기존 세 트랜지스터 설계가 100밀리초에 불과했던 것에 비해, 85°C에서 300초 이상 데이터를 유지하는 “폴디드 비대칭 부스트(folded asymmetric boosted)” 세 트랜지스터 셀을 선보였습니다. 이는 Nagare가 DRAM이 유지해야 한다고 말하는 약 95°C보다 여전히 낮은 수치이므로, 창립자들이 발표한 셀이나 Z2RAM 모두 아직 그 선 이상의 유지율을 보여주지는 못했습니다. 이 부스트 셀은 또한 “리프레시 프리(refresh-free)”입니다. 이는 AI 워크로드로부터 프로파일링된 GPU의 마지막 레벨 캐시(last-level cache)에 있는 데이터가 덮어쓰여지기 전에 소멸될 시간이 없다는 것을 의미합니다.

창립자들의 논문에서 측정 및 시뮬레이션한 내용, 그리고 Nagare가 예측하는 내용
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항목	값	측정/시뮬레이션/예측 여부	조건	출처
2020년 두 트랜지스터 셀, 유지율	1초; 300ms	측정됨	25°C; 85°C	Datta 그룹, IEDM 2020
2025년 세 트랜지스터 셀 (자가 정렬), 유지율	1,000초 이상	측정됨	25°C	Georgia Tech, IEDM 2025
기존 세 트랜지스터 셀, 유지율	0.1초	측정됨	85°C, 100mV 감쇠까지	Georgia Tech, VLSI 2026
부스트 세 트랜지스터 셀, 유지율	300초 이상	측정됨	85°C, 100mV 감쇠까지	Georgia Tech, VLSI 2026

물리적 공간 또한 이 애플리케이션에 한계가 있으며, 창립자들은 자신들의 향상된 셀을 7nm에서 0.0168 µm²로 예측했는데, 이는 TSMC의 3nm (N3) 공정상의 고밀도 SRAM 셀의 0.0199 µm²와 비교됩니다. Yu 그룹의 별도 연구에 따르면, 7nm에서 두 트랜지스터 게인 셀을 사용한 4개 계층(four-tier), 256MB 캐시는 동일 면적 내에서 7nm SRAM의 비트 밀도보다 5.7배 높은 수준에 도달할 수 있다고 시뮬레이션되었습니다. 그러나 마스크가 계층과 함께 커지기 때문에 투자 수익률은 7개 또는 8개 계층을 넘어서면 감소합니다. Nagare Labs가 주장하는 단일 리소그래피(single lithography)는 잠재적으로 이러한 한계를 우회할 수 있을 것입니다.

이는 아직 증명되지 않았으며, 공개된 자료 중 이를 보여주는 것은 없습니다. Datta는 The Register에 "현재 저희가 있는 곳은 말 그대로 실험실 프로토타입 수준입니다"라고 밝히면서, Z2RAM 타일의 샘플링은 4년 이내를 목표로 하고 있으며, 만약 생산 출하가 이루어진다면 향후 10년 이내를 목표로 한다고 덧붙였습니다. Yu는 해당 매체에 이러한 종류의 메모리를 가속기(accelerator)와 통합하기 위한 표준이 아직 존재하지 않기 때문에, Nagare가 자체적으로 인터페이스를 개발해야 할 수도 있다고 말했습니다. Datta는 또한 신뢰성 문제도 언급했는데, 단일 전자 효과(single-electron effects)가 셀의 임계값(threshold)을 충분히 변화시켜 저장된 비트(bit)를 불안정하게 만들 수 있기 때문입니다. 테스트된 3개의 트랜지스터 셀이 2개의 트랜지스터, 단일 실드 제품으로 충분히 잘 작동할지는 아직 지켜봐야 할 부분입니다.

Nagare가 이러한 난관들을 극복하더라도 더 중요한 문제가 남아 있습니다. 바로 현재 공장(fab)이 없다는 것입니다. 확장 계획은 패키징뿐만 아니라 제조(fabrication) 파트너를 확보하는 것에 달려있습니다. Nagare는 대학 클린룸을 넘어 규모를 확장하기 위해 R&D 공장 파트너를 찾고 있는 것으로 알려졌습니다. 오늘날 메모리-온-컴퓨팅(memory-on-compute) 분야에서 가장 유사한 형태의 제품이며, Datta가 이 매체에 칩 제조사들과 협력하는 모델로 언급한 것은 [AMD의 3D V-Cache]입니다.

Z2RAM이 밀도 면에서 SRAM 대비 5배 개선을 약속하는 최초의 커패시터리스 메모리는 아닙니다. 이는 20년 전 [Innovative Silicon의 Z-RAM]의 발자취를 따르는 것으로, AMD가 라이선스를 받았던 기술이지만 실제로 추진되지는 않았습니다. 지난 12월 IEDM에서 발표될 예정인 Georgia Tech의 논문은 다른 장치를 다루고 있는데, 이는 SRAM 지연 시간(latency)과 DRAM 밀도 사이의 동일한 격차를 목표로 하는 단일 트랜지스터, 단일 강유전체 트랜지스터 셀입니다.

인텔(Intel)의 전 CEO였던 겔싱거는 메모리 회사로 시작했던 인텔에서 저지연 비휘발 메모리인 Optane을 CXL(Compute Express Link) 쪽으로 전환하는 과정을 거쳤습니다. Optane은 HDD나 표준 SSD 같은 느린 비휘발 스토리지와 DRAM 사이의 격차를 해소하는 것을 목표로 했습니다. 현재 그는 Nagare의 이사회 멤버이며, 그가 제너럴 파트너인 Playground Global이 이 스타트업의 5백만 달러 투자 라운드를 주도했습니다. 이는 Nagare가 다루는 다른 문제이지만 관련성이 있는 문제를 해결하기 위한 노력의 일환입니다.

Nagare는 측정된 유지율(retention), 지연 시간(latency) 또는 에너지 수치에 대한 공유를 거부했습니다. 창업자들이 개발한 부스트 셀은 이미 캐시 메모리가 필요로 하는 것보다 긴 시간 동안 85°C에서 데이터를 보존하지만, 공장 제작 다층 Z2RAM 스택이 측정될 때까지는 95°C 이상의 유지율을 포함하여 그 주요 수치들은 여전히 예측에 머물러 있습니다.

Gelsinger의 지원을 받는 Nagare Labs의 Z2RAM, DRAM 밀도에서 SRAM 속도를 약속하다

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