집적 회로 (IC) 기술이 첨단 공정 노드로 계속 미세화됨에 따라, 노드 커패시턴스 (Capacitance) 및 공급 전압 (Supply Voltage)의 지속적인 감소는 디지털 시스템을 소프트 에러 (Soft Error)에 점점 더 취약하게 만들고 있습니다. 전통적인 풀칩 하드닝 (Full-chip Hardening) 방식은 신뢰성을 향상시킬 수 있지만, 종종 수용 불가능한 면적 및 전력 오버헤드를 초래하므로 선택적 하드닝 (Selective Hardening)이 더 실용적인 엔지니어링 솔루션이 됩니다. 그러나 기존 방식은 일반적으로 취약점 분석 (Vulnerability Analysis)을 통해 하드닝 위치를 결정하기 위해 시간이 많이 소요되는 결함 주입 (Fault-injection) 시뮬레이션에 의존하며, 하드닝 단계에서 여전히 수동적인 전략 선택 및 RTL 수정에 크게 의존하므로 설계 초기 단계에서의 효율적인 자동 신뢰성 최적화에는 적합하지 않습니다. 이러한 과제를 해결하기 위해, 본 논문은 자동 RTL 소프트 에러 하드닝을 위한 GNN 유도 LLM 프레임워크인 FT-Pilot을 제안합니다. 이 프레임워크는 먼저 GNN을 사용하여 RTL 레벨에서 직접 중요한 취약 자산을 식별한 다음, 분석기 (Analyzer)와 재작성기 (Rewriter)로 구성된 LLM 기반 재작성 엔진을 도입합니다. 이 엔진은 이중 지식 베이스 검색 증강 생성 (RAG, Retrieval-Augmented Generation)과 자동 복구 메커니즘의 지원을 받아 RTL 레벨의 결함 허용 (Fault-tolerant) 코드 재작성을 수행합니다. 실험 결과에 따르면, 제안된 프레임워크는 여러 벤치마크 회로에 대해 구문론적(Syntactically)으로 정확하고, 기능적으로(Functionally) 정확하며, 합성 가능한 (Synthesizable) 하드닝된 RTL 설계를 자동으로 생성할 수 있는 동시에, 소프트 에러 시나리오 하에서 출력 에러율을 크게 감소시킬 수 있음을 보여줍니다. 본 연구는 RTL 레벨에서의 시프트 레프트 (Shift-left) 신뢰성 최적화를 향한 실용적인 자동화 경로를 제공합니다.