FPGA용 Verilog 기반 LeNet-1 CNN 가속기 오픈 소스

모델의 학습된 가중치는 "Other-files" 디렉터리의 "W.mem" 파일에 있습니다.

인용: {Hazoor Ahmad, Muhammad Tanvir, Muhammad Abdullah, Muhammad Usama Javed, Rehan Hafiz, and Muhammad Shafique. "Systimator: A Design Space Exploration Methodology for Systolic Array based CNNs Acceleration on the FPGA-based Edge Nodes." arXiv preprint arXiv:1901.04986 (2018).}

Vivado 2017.1 이상 버전 사용 (제가 사용한 버전)

• Vivado에서 새 프로젝트를 만듭니다.
• 폴더 (Verilog-Source-Files)에서 파일들 (Conv3D.v, FC.v, LeNet.v, MACC.v, Multiplication.v, PE.v, PE_Array.v, max2.v, softmax.v)을 'design sources'로 프로젝트에 추가합니다.
• 폴더 (Other-Files)에서 파일 (tb_LeNet.v)을 'simulation sources'로 프로젝트에 추가합니다.
• 폴더 (Other-Files)에서 파일들 (I0.mem, I1.mem, I2.mem, I3.mem, I4.mem, I5.mem, I6.mem, I7.mem, I8.mem, I9.mem, W.mem)을 'design sources'로 프로젝트에 추가합니다.
• 폴더 (Verilog-Source-Files)의 LeNet.v 파일 56번째 줄에서 입력(inputs)을 변경합니다. [예: I3.mem 대신 I4.mem으로]
• 시뮬레이션 전에 시뮬레이션 시간이 10000ns보다 커야 하므로, 다음 경로로 이동하여 설정합니다:
  Project Manager -> Settings -> Project Setting -> Simulation -> Find Simulation 탭 -> xsim.simulate.runtime을 1000ns에서 1000us로 변경

set_property -name {xsim.simulate.runtime} -value {1000us} -objects [get_filesets sim_1]

손글씨 숫자 인식을 위한 LeNet-1 아키텍처는 다음과 같습니다.