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칩렛 설계 시 발생하는 신호 무결성 문제를 해결하기 위해, gem5 시뮬레이터 내에서 런타임 PHY 동작을 정밀하게 모델링하는 DICE 프레임워크를 제안합니다. 기존의 단순화된 모델이 간과하던 채널 상태 변화와 패킷 재전송 등의 동적 효과를 반영하여 시뮬레이션 정확도를 높였습니다.
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원문 바로가기단일 칩(monolithic) 멀티코어의 스케일링은 전력/열 제한, 수율, 그리고 상승하는 제조 및 테스트 비용으로 인해 점점 더 제약을 받고 있습니다. 칩렛(Chiplet) 설계는 대형 다이(die)를 더 작은 부분(일반적으로 여러 개의 코어 복합체 다이와 하나의 I/O 다이)으로 분할하고, 이를 고대역폭 물리 계층(PHY) 패브릭을 통해 연결함으로써 이러한 과제들을 해결합니다. 그러나 대역폭과 배선 밀도가 확장됨에 따라, 이러한 단거리 링크들은 신호 무결성(signal-integrity) 한계에 더 가까워지며 노이즈, 크로스토크(crosstalk), 채널 손실에 대한 취약성이 증가하고 있으며, 이는 전방 오류 수정(FEC)과 같은 더 강력한 링크 수준의 신뢰성 메커니즘을 필요로 합니다. 이러한 추세에도 불구하고, 최첨단 시뮬레이션 인프라들은 종종 지나치게 단순화된 고정 지연 시간(fixed-latency) 모델을 사용하여 칩렛 간 링크를 근사화합니다. 이러한 추상화는 채널 상태(예: 신호 대 잡음비(SNR) 변화, 신호 크로스토크, 클록 지터(clock jitter)), 반복적인 디코더 수렴 및 패킷 재전송, 그리고 애플리케이션 동역학(예: 칩렛 경계를 가로질러 이동하는 LLC 미스)을 포함하여 오프라인에서 결정하기 어려운 PHY의 본질적으로 동적이고 런타임에 의존적인 동작을 간과합니다. 우리는 이러한 효과들을 무시할 경우 칩렛 간 패킷 수준의 타이밍과 IPC와 같은 상위 수준의 성능 지표가 왜곡되어, 추세에서 벗어난 시뮬레이션 결과로 이어진다는 것을 보여줍니다. 우리는 gem5 내에서 QC-LDPC 인코딩/디코딩, PAM4 변조, 손실 채널 전송, LLR 기반 복조, 적응형 패킷 재전송, 그리고 칩렛 간 PHY 수준의 흐름 제어(flow control)를 포함한 엔드투엔드 칩렛 간 데이터 경로를 포착하는 시뮬레이션 내 런타임 PHY 모델링인 DICE를 제시합니다.