우리는 이전에 DRAM 셀에 기록된 데이터가 읽기 방해(read disturbance)에 대한 DRAM의 취약성에 영향을 미치는 현상인 DejaVu에 대한 최초의 실험적 증명을 제공합니다. 3대 주요 제조사의 112개 COTS DDR4 DRAM 칩을 사용한 실험적 특성 분석 결과, 피해 행(victim row)을 한 번만 써서 초기화하는 베이스라인과 비교했을 때, 1) 반대되는 데이터로 덮어쓰면 비트 플립(bitflip)을 유발하는 최소 공격 행 활성화 횟수인 ACmin이 감소하고, 2) 동일한 데이터를 두 번 쓰면 ACmin이 증가한다는 것을 보여줍니다. 우리는 DejaVu를 설명하기 위해 두 가지 가설을 제시합니다. 첫째, 피해 행을 반대되는 데이터 값으로 덮어쓰는 것이 DRAM 셀의 전하 미복원(under-restoration of charge)을 유발한다는 가설입니다. 둘째, 피해 행을 덮어쓰는 것이 활성 영역(active region)의 전하 트랩 상태(charge trap states)를 변화시켜 읽기 방해로 인한 셀 누설 전류(cell leakage current)에 영향을 미친다는 가설입니다. 우리는 이러한 가설들에 대한 통찰을 제공하기 위해 통제된 특성 분석을 수행합니다. 나아가 DejaVu 패턴으로 초기화된 DRAM 행을 사용하는 PUD(Processing-Using-DRAM) 연산의 신뢰성을 특성화합니다. 32개 행 MAJ-3 연산에 대한 특성 분석 결과, 연산에 사용되는 DRAM 행을 덮어쓰는 경우, 행을 한 번만 쓰는 베이스라인과 비교하여 MAJ-3를 안정적으로 수행하지 못하는 비트라인(bitline)의 수가 평균 32.7% 감소함을 보여줍니다. 우리의 관찰을 바탕으로 DejaVu의 두 가지 주요 시사점을 설명합니다. 우리는 고정된 데이터 패턴 하에서 읽기 방해 취약성을 정확하게 특성화하기 위해 DRAM 테스트 및 특성 분석 방법론이 어떻게 DejaVu를 고려해야 하는지, 그리고 DejaVu의 의도치 않은 간섭 없이 데이터 패턴 효과를 엄격하게 연구하는 방법을 보여줍니다. 또한 DejaVu에 대해 안전하도록 임계값(threshold)을 낮춰야 할 때 읽기 방해 완화 기술의 성능 오버헤드를 평가하였으며, 임계값을 20% 줄일 때 6.3%의 오버헤드가 발생함을 보여줍니다.