CVA6-RT: 혼합 임계치 시스템(Mixed-Criticality Systems)을 위한 오픈 소스 시간 예측 가능 RV64 프로세서
요약
CVA6 코어를 실시간 시스템에 최적화하여 확장한 CVA6-RT 프로세서를 소개합니다. TLB 파티셔닝과 스크래치패드 모드 등을 통해 실행 가변성을 줄이고 결정론적 성능을 제공합니다.
핵심 포인트
- 최악의 지연 시간을 제한하는 실시간 마이크로아키텍처 설계
- TLB 파티셔닝 및 락킹을 통한 예측 가능한 주소 변환 지원
- L1 캐시 내 동적 재구성 가능한 스크래치패드 모드 구현
- 하드웨어 지원 컨텍스트 스태킹으로 저지연 인터럽트 처리
- 기존 CVA6 대비 10배 낮은 12 사이클의 인터럽트 지연 시간 달성
본 연구는 최악의 지연 시간(worst-case latency)을 제한하고 작업의 타이밍 실행 가변성(timing execution variability)을 줄이기 위해 CVA6 코어를 실시간 마이크로아키텍처(micro-architectural) 측면에서 확장한 CVA6-RT를 제시합니다. CVA6-RT는 rv64gch ISA를 구현하며, 예측 가능한 주소 변환(address translation)을 위한 TLB 파티셔닝(partitioning) 및 락킹(locking), 결정론적 메모리 액세스(deterministic memory access)를 위한 L1 캐시 내 동적 재구성 가능 스크래치패드(scratchpad) 모드, 그리고 하드웨어 지원 컨텍스트 스태킹(context stacking)이 결합된 향상된 인터럽트 컨트롤러를 통한 저지연 인터럽트 처리 등 실시간 실행을 위한 고급 지원 기능을 특징으로 합니다. 실시간 기능이 활성화되었을 때, CVA6-RT는 더 단순한 Arm Cortex-M 마이크로컨트롤러와 유사하며 베이스라인인 CVA6 코어보다 10배 낮은 12 사이클의 인터럽트 지연 시간(interrupt latency)을 달성합니다.
AI 자동 생성 콘텐츠
본 콘텐츠는 arXiv cs.AR의 원문을 AI가 자동으로 요약·번역·분석한 것입니다. 원 저작권은 원저작자에게 있으며, 정확한 내용은 반드시 원문을 확인해 주세요.
원문 바로가기