심층 신경망 (DNNs)은 다양한 영역에서 최첨단 성능을 달성했습니다. 그러나 전형적인 폰 노이만 (Von Neumann) 컴퓨팅 패러다임은 심각한 메모리 병목 현상에 직면해 있습니다. 최근 등장한 근접 메모리 (near-memory) 및 인메모리 컴퓨팅 (compute-in-memory) 접근 방식은 이를 완화하지만 상당한 주변 회로 오버헤드 (peripheral overhead)를 발생시킵니다. MRAM 기반의 연산용 랜덤 액세스 메모리 (Computational Random Access Memory, CRAM)는 주변 회로 오버헤드 없이 인시투 (in-situ) 로직을 가능하게 하여, 밀도가 높고 에너지 효율적인 솔루션을 제공합니다. 그러나 확률적인 MRAM 스위칭은 게이트 수준의 오류를 유발하여 DNN 가속을 위한 CRAM의 확장성과 신뢰성을 제한합니다. 또한, 대량의 순차적인 MRAM 쓰기 작업은 CRAM의 처리량 (throughput)을 심각하게 제약합니다. 이러한 과제를 해결하기 위해, 우리는 확장 가능한 인메모리 행렬-벡터 곱셈 (matrix-vector multiplications, MVMs)을 위한 오류 내성 CRAM (CRAM-ER) 아키텍처를 제안합니다. 우리의 오류 인식 하드웨어-소프트웨어 공동 설계 (hardware-software co-design) 프레임워크는 하이브리드 스핀트로닉스-CRAM + CMOS 가산기 트리 (adder-tree) 아키텍처를 활용하여 소자 수준의 오류 영향을 완화하며, 높은 면적 및 에너지 효율성을 가진 MVM 기능을 입증합니다. 나아가 우리는 향상된 오류 내성을 위해 오류 인식 모델 미세 조정 (fine-tuning) 및 세밀한 오류 정정 (fine-grained error correction) 기술을 개발했습니다. DNN 벤치마크에서 CMOS+스핀트로닉스 하이브리드 아키텍처를 평가한 결과, CRAM 지연 시간 (latency)을 최대 2 자릿수(orders of magnitude)까지 줄이면서도 거의 손실 없는 정확도를 보여주었으며, 에너지 효율성과 에너지-지연 곱 (energy-delay product) 측면 모두에서 CPU/GPU+고대역폭 DRAM (high-bandwidth DRAM)보다 뛰어난 성능을 나타냈습니다.