CPPL: 회로 프롬프트 프로그래밍 언어

요약

LLM을 활용한 하드웨어 설계 시 발생하는 RTL 생성의 어려움을 해결하기 위해 컴파일러 매개 설계 프레임워크인 CPPL을 제안합니다. CPPL은 Python 기반 DSL과 JSON 기반의 회로 IR을 사용하여 LLM이 구조적이고 검증 가능한 설계를 생성할 수 있도록 지원하며, 최종적으로 CIRCT를 통해 합성 가능한 Verilog로 변환합니다.

핵심 포인트

• LLM이 직접적인 RTL이나 복잡한 MLIR을 생성할 때 발생하는 문법 및 제약 조건 오류 문제를 해결함
• Python 프론트엔드 DSL과 JSON 기반의 CPPL IR을 결합하여 정적 검사가 가능한 구조를 제공함
• CPPL은 모듈 인터페이스, 계층 구조, 연산 폭 추론을 통해 설계의 신뢰성을 높임
• RTLLM 벤치마크 결과, 직접적인 Verilog 생성 방식보다 기능적 정확도가 향상됨을 입증함
• CIRCT를 활용하여 생성된 설계를 합성 가능한 Verilog로 결정론적으로 변환함