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2.5D SiP 설계 시 칩렛 링크 IP의 PPA를 추정하고 생성할 수 있는 CLIPGen 프레임워크를 제안합니다. 상위 수준 시뮬레이션부터 RTL 구현에 필요한 표준 부수 자료까지 자동 생성하여 아키텍처 최적화를 지원합니다.
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원문 바로가기첨단 2.5D 시스템 인 패키지 (Systems-in-Package (SiPs))는 고성능 시스템에서 점점 더 큰 비중을 차지하고 있습니다. 패키징 및 상호 연결 (interconnect) 선택이 전체 시스템 설계에서 큰 역할을 하지만, 시스템 아키텍트들은 이러한 선택 사항들을 고려한 초기 설계 공간 탐색 (design space exploration)을 위한 적절한 프레임워크가 여전히 부족한 상황입니다. 현재의 상호 연결 모델은 주로 다음 두 가지 범주로 나뉩니다: 1) 일반적으로 유연성이 부족하고 깊은 패키징 전문 지식을 요구하는 상세 모델 (detailed models), 또는 2) 정확한 아키텍처 설계 결정을 내리기에 충분한 정보를 제공하지 못하는 상위 수준 모델 (high-level models). 본 연구에서는 다양한 2.5D 패키징 및 통신 구성에 대해 전력, 성능 및 면적 (power, performance, and area, PPA) 추정치를 제공하는 자동화된 칩렛 IP 생성 프레임워크를 제시합니다. 이 IP 생성기는 상위 수준 시뮬레이션/추정, RTL 시뮬레이션, 그리고 배치 및 배선 (place-and-route) 수준의 구현에 필요한 표준 부수 자료 (standard collaterals: Verilog, Liberty, LEF 및 데이터시트)를 생성합니다. 아키텍트들은 본 프레임워크를 사용하여 다양한 패키징 전략에 대한 신속한 전력, 성능 및 면적 추정을 통해 패키지와 칩렛 아키텍처를 공동 최적화 (co-optimize)할 수 있습니다. 사례 연구로서, 우리는 여러 패키징 옵션에 걸쳐 생성된 UCIe 인터페이스를 조사합니다.