Chisel을 사용하면 Scala로 재사용 가능하고 매개변수화된 회로 생성기를 작성하여 ASIC 및 FPGA 설계용 합성 가능한 Verilog

요약

Chisel은 칩 디자이너가 Scala 언어를 활용하여 재사용 가능하고 매개변수화된 회로 생성기를 작성할 수 있도록 지원합니다. 이 코드는 ASIC 및 FPGA 설계를 위한 합성 가능한 Verilog 코드로 컴파일되어, 하드웨어 설계의 효율성과 재사용성을 크게 높여줍니다.

핵심 포인트

• Scala를 사용하여 회로 생성기 작성 가능
• 재사용성 및 매개변수화된 설계 지원
• ASIC/FPGA용 합성 가능한 Verilog 출력