최근 대규모 언어 모델 (LLMs)의 발전은 자연어 지시문으로부터 레지스터 전송 레벨 (RTL) 코드를 자동 합성(생성)하는 것을 가능하게 하여, 칩 설계(chip design)를 가속화할 수 있는 유망한 경로를 제공하고 있습니다. 일반적인 자연어(및 소프트웨어 코딩) 작업과 달리, LLM 기반의 RTL 코드 생성은 병행성 (concurrency)을 포함한 엄격한 사이클 정확도 (cycle accuracy)를 요구하며, 미세한 논리적 오류만으로도 회로를 사용할 수 없게 하거나 보안에 취약하게 만들 수 있습니다. 기존 연구들이 외부 검증, 자기 평가 프롬프트 (self-evaluation prompts), 검색 증강 프롬프팅 (retrieval-augmented prompting), 도메인 특화 미세 조정 (domain specific fine-tuning), 에이전트 기반 솔루션 (agentic solutions), 그리고 추론 (reasoning)을 통해 환각 (hallucination) 완화를 탐구해 왔으나, 이러한 접근 방식들은 RTL 정확도와 본질적으로 상관관계가 있을 수 있는 LLM의 어텐션 중심 내부 메커니즘 (attention-oriented internal mechanisms)을 대체로 간과하고 있습니다. 본 연구에서는 RTL 생성을 기능적으로 정확한 출력으로 유도하기 위해, LLM의 정확도 인식 구성 요소 (correctness-aware components)를 발견하고 활용하는 최초의 프레임워크인 CASS-RTL을 제안합니다. 본 연구의 기여는 다음과 같습니다: (i) 올바른 RTL과 잘못된 RTL을 일관되게 구분하는 활성화 패턴을 가진 어텐션 헤드 (attention heads)를 식별합니다; (ii) 정확도 관련 신호를 포착하는 저차원 서브스페이스 (low-dimensional subspace)를 구축합니다; (iii) 추론 시점에 모델을 유도하는 가볍고 기하학적 구조를 인식하는 개입 (geometry-aware intervention) 방식을 설계합니다. CASS-RTL은 완전히 모델 불가지론적 (model-agnostic)이며, 추가적인 지도 학습이나 재학습이 필요하지 않고, 기존 모델에 쉽게 통합될 수 있습니다. 실증적으로, 우리는 여러 모델에 대해 CASS-RTL을 평가하였으며, VerilogEval에서 pass@1/5/10 정확도가 10%-20% 향상되고 CVDP에서 5% 향상됨을 관찰하였습니다. 이는 모델의 효율성을 희생하거나 미세 조정을 위한 대규모 라벨링된 데이터셋을 요구하지 않고도 신뢰성을 높이는 데 있어 우리 방법론의 효과를 입증합니다.