메모리와 컴퓨팅 유닛 간의 효율적인 데이터 이동은 현대 FPGA 설계, 특히 딥러닝(DL) 워크로드에서 주요 성능 병목 지점입니다. 일반적인 FPGA 아키텍처에서는 블록 RAM(BRAM)과 디지털 신호 처리 장치(DSP) 간의 데이터 전송이 글로벌 라우팅 네트워크를 거쳐야 하므로, 와이어 길이 증가, 라우팅 혼잡, 그리고 임계 경로 지연을 초래합니다. 이전 연구들은 이러한 문제를 완화하기 위해 BRAM 내부 및 근처 컴퓨팅 아키텍처를 탐구했지만, 그러한 해결책들은 종종 FPGA 아키텍처와 CAD 도구에 대한 근본적인 변경을 요구하여 상업적 실현 가능성을 제한했습니다. 본 논문은 BRAM과 DSP 블록 사이에 전용 직접 연결을 도입하는 경량의 아키텍처 개선 방안을 제안하며, 이를 통해 BRAM 데이터가 글로벌 인터커넥트를 거치지 않고도 DSP에 소비될 수 있도록 합니다. 또한, 우리는 이러한 BRAM-DSP 매크로 블록을 인식하도록 배치 알고리즘을 개선합니다. 제안된 아키텍처 변경은 무시할 만한 면적 및 지연 오버헤드를 발생시키며 DL이 아닌 벤치마크에는 영향을 미치지 않으며, 제안된 CAD는 기준선 아키텍처와 호환성을 유지하여 결과 품질(QoR)에 미미한 변화를 가져옵니다. Agilex-10과 유사한 FPGA에서, 제안된 아키텍처 및 CAD 업데이트는 일반적인 DL 레이어 설계에서 최대 +25%의 Fmax 향상과 -49%의 와이어 길이 감소를 달성합니다.