ARCH HDL 내 형식 검증된 합성 가능한 부동 소수점 데이터 타입

요약

언어 모델 생성을 목적으로 설계된 HDL인 ARCH를 통해 IEEE-754 부동 소수점 연산의 설계 및 엔드 투 엔드 검증 결과를 발표합니다. SystemVerilog, SMT-LIB, Lean 4를 활용하여 연산의 정확성을 기계적으로 증명하고 합성 가능한 데이터 타입을 구현했습니다.

핵심 포인트

• ARCH HDL을 통한 FP32 및 BF16 산술 연산 설계 및 검증
• SystemVerilog, SMT-LIB, Lean 4 간의 구조적 일관성 확보
• FMA 연산자의 정확한 반올림 특성을 Lean을 통해 증명
• Yosys-to-SMT 미터를 활용한 연산자 동등성 검증