스파이킹 신경망 (Spiking neural networks, SNNs)은 오늘날 전용 뉴로모픽 프로세서, 애플리케이션 특화 FPGA 가속기, 대규모 신경과학 시뮬레이터 등 파편화된 하드웨어 환경에서 실행되며, 각 하드웨어는 일반적으로 고정된 뉴런 모델, 실행 전략 또는 워크로드 클래스를 중심으로 구축됩니다. 우리는 스파이킹 신경망 추론을 위한 모듈형 이벤트 기반 뉴로모픽 아키텍처인 AIGOR를 제시합니다. AIGOR는 뉴런을 타임스텝 동기화된 프로세싱 코어 (processing cores)로 구성하며, 이 코어들은 패킷 교환 통신 계층을 통해 스파이크를 패킷 형태로 교환합니다. 또한 AIGOR는 단일 네트워크를 위한 일회성 설계가 아니라, 매개변수화된 연산, 메모리 및 통신 IP 블록 라이브러리를 통해 조립됩니다. 뉴런 모델, 수치 정밀도 (numeric precision), 하드웨어에 대한 뉴런의 폴딩 (folding), 그리고 코어 간의 파티셔닝은 설계 시점에 확정되는 것이 아니라 인스턴스별로 구성됩니다. 이후 단일 선언적 명세 (declarative specification)를 통해 주어진 네트워크를 구현하는 코어, 뉴런 커널 및 시냅스 메모리 이미지를 생성합니다. 우리는 AMD Versal VPK180에서 동일한 코어에 매핑된 의도적으로 서로 다른 두 가지 워크로드를 통해 첫 번째 프로토타입을 검증했습니다: snnTorch에서 학습된 피드포워드 이미지 분류기(feedforward image classifier)와 NEST에서 모델링된 순환 균형 무작위 네트워크(recurrent balanced random network)입니다. 분류기는 snnTorch 참조 정확도를 재현하였으며, 순환 네트워크는 두 개의 FPGA에 걸친 다중 코어에서 스파이크 수준의 정밀도로 NEST 참조와 일치함을 보여주었습니다. 우리는 구현 후 리소스 활용도를 보고하고, 3차원 토러스 (three-dimensional torus) 구조에서 최대 1,000개의 코어에 대한 시뮬레이션을 통해 멀티 노드 동기화 방식을 검증합니다. 프로토타입의 측정된 한계치는 처리량 병목 현상이 시냅스 전달 데이터패스 (synaptic-delivery datapath)와 글로벌 타임스텝 배리어 (global timestep barrier)에 있음을 국지화하며, 이는 아키텍처의 구성 가능한 구조 덕분에 동일한 코어에 대한 변경으로서 수용 가능한 일련의 데이터패스 개선 사항(현재 개발 중)을 추진하는 동기가 됩니다.