AI 패키징을 위한 유리 코어 기판: Intel의 Clearwater Forest가 PCB 기판 로드맵을 바꾸는 방법

유기 기판의 한계 (The Organic Substrate Wall)

지난 20년 동안 Ajinomoto Build-up Film (ABF) 기판은 첨단 반도체 패키징의 근간이 되어 왔습니다. 수지(Resin)가 코팅된 구리 박(Copper foil)을 층층이 쌓고, 기계적으로 구멍을 뚫고 화학적으로 식각하는 라미네이트(Laminate) 기반 방식은 플립칩(Flip-chip) 패키지에서 오늘날의 복잡한 멀티 다이(Multi-die) 아키텍처에 이르기까지 우아하게 확장되었습니다.

하지만 유기 기판은 물리적 한계에 봉착했습니다. AI 가속기가 더 커지고 전력 밀도가 높아짐에 따라 세 가지 근본적인 제한 사항이 나타났습니다:

휘어짐 (Warpage): 유기 재료(CTE 12-17 ppm/°C)는 실리콘(CTE 3.1 ppm/°C)과 다르게 팽창 및 수축합니다. 패키지 크기가 70×70mm를 초과하면, 이러한 열팽창 계수(CTE) 불일치로 인해 휘어짐이 발생하여 신뢰할 수 있는 플립칩 본딩을 방해합니다.
상호 연결 밀도 (Interconnect density): 표준 ABF 공정은 생산 시 최소 선폭/간격(Line/space) 8/8 µm를 달성합니다. AI 칩렛(Chiplet) 아키텍처는 다이 간(Die-to-die) 통신을 위해 2/2 µm가 필요하며, 이는 4배의 밀도 격차를 의미합니다.
신호 무결성 (Signal integrity): 차세대 AI 네트워크에서 등장하는 224G PAM4 신호 속도에서는 유기 유전체 손실 탄젠트(Df 0.003-0.008)가 대역폭 제한 요소가 됩니다. 유리는 관련 주파수 전반에서 Df <0.001을 제공합니다.

Clearwater Forest를 위해 유리 기판을 대량 생산(HVM)에 도입하기로 한 Intel의 결정은 점진적인 개선이 아니었습니다. 이는 유기 기판이 현재 세대 이후의 AI 하드웨어 로드맵을 지원할 수 없음을 인정한 것이었습니다.

Intel Clearwater Forest: 최초의 HVM 유리 기판 제품

CES 2026에서 발표되고 2026년 1월 생산에 들어가는 Intel의 Xeon 6+ "Clearwater Forest" 프로세서는 유리 코어 기판(Glass core substrates) 상에서 대량 생산되는 최초의 상업용 IC 제품을 나타냅니다.

기술 사양 (Technical Specifications)

Die (다이): Intel 18A 공정 기반의 다중 칩렛 (Multiple chiplets)
Package size (패키지 크기): >80mm × 80mm (유기 기판의 휨 (warpage) 한계 초과)
Substrate (기판): 빌드업 재배선층 (build-up redistribution layers)을 포함한 유리 코어 (Glass core)
Interconnect (상호 연결): 50µm 피치 (pitch)의 관통 유리 비아 (Through-Glass Vias, TGV)
Line/space (선폭/간격): 2/2 µm (최신 유기 ABF의 8/8 µm 대비)
Layers (층수): 유리 코어 상의 10개 이상의 재배선층 (redistribution layers)
CTE match (열팽창 계수 매칭): 유리 코어 3.2 ppm/°C vs. 실리콘 (silicon) 3.1 ppm/°C

입증된 성능 이점 (Performance Benefits Demonstrated)

파라미터 (Parameter)	유기 ABF (Sapphire Rapids)	유리 코어 (Clearwater Forest)
최대 패키지 크기 (Maximum package size)	70×70mm (휨 제한)	>100×100mm (실질적 제한 없음)
...

유리 기판의 제조 공정 (How Glass Substrates Are Made)

유리 기판 제조는 유기 PCB 제작과는 근본적으로 다릅니다:

1단계: 유리 패널 준비 (Step 1: Glass Panel Preparation)

시작 물질 (Starting material): 고순도 유리 패널 (Gen 3.5 디스플레이 유리 또는 특수 붕규산 유리)
두께 (Thickness): 300-500 µm (ABF 코어의 60-100 µm 대비)
조성 설계를 통한 CTE 제어: 3-8 ppm/°C 범위 내 조정 가능
표면 처리 (Surface preparation): 1nm 미만의 거칠기(roughness)를 위한 화학 기계적 연마 (Chemical mechanical polish, CMP)

2단계: 관통 유리 비아 (TGV) 형성 (Step 2: Through-Glass Via (TGV) Formation)

레이저 유도 심층 식각 (Laser-induced deep etching): 초고속 레이저를 사용하여 변형 경로 (modification tracks) 생성
화학적 식각 (Chemical etch): HF(불산) 기반 습식 식각 (wet etch)을 통해 레이저로 변형된 유리를 선택적으로 제거
결과 (Result): 30-50 µm 피치 (pitch)의 비아 (유기 PTH의 200-300 µm 대비)
종횡비 (Aspect ratio): 최대 20:1 달성 가능

3단계: 금속화 (Step 3: Metallization)

시드층 (Seed layer): PVD 스퍼터링된 TiW/Cu (유기 기판의 무전해 구리 (electroless Cu) 대비)
패턴 도금 (Pattern plating): 2/2 µm L/S의 반첨가 공정 (Semi-additive process, SAP)
비아 충전 (Via fill): 전해 도금된 구리가 하단에서 상단으로 (bottom-up) TGV를 충전
평탄화 (Planarization): CMP를 통해 다음 층을 위한 원자 단위의 평탄한 표면 생성

4단계: 빌드업 층 (Step 4: Build-Up Layers)

유전체 (Dielectric): 광정의 가능(Photo-definable) 폴리이미드 또는 무기 SiO₂ (ABF 수지 대비)
층수 (Layer count): 유리 코어의 각 측면에 구축된 6-12개의 재배선층 (Redistribution layers)
정렬 (Registration): 리소그래피 정렬(Lithographic alignment) <±1 µm (유기 적층(Organic lamination)의 ±10 µm 대비)

5단계: 범핑 및 싱귤레이션 (Step 5: Bumping and Singulation)

UBM (Under-Bump Metallurgy): 플립칩(Flip-chip) 또는 마이크로 범프(Micro-bump)를 위한 스퍼터링된 다층 구조
싱귤레이션 (Singulation): 유리 패널을 개별 기판으로 분리하는 레이저 또는 기계적 다이싱 (Dicing)
최종 테스트 (Final test): 모든 상호 연결부(Interconnects)에 대한 전기적 프로빙 (Electrical probing)

AI를 위해 유리가 특히 중요한 이유

유리 기판과 AI 하드웨어 사이의 연결은 직접적이며 구조적입니다:

전력 공급 (Power Delivery)

AI 가속기는 패키지당 500-1000W를 소비합니다. 과도한 워크로드(Transient workloads) 동안 전압 강하(Voltage droop)를 방지하려면 저항을 최소화하며 기판을 통해 전력이 공급되어야 합니다. 유리 기판은 다음을 가능하게 합니다:

더 두껍고 넓은 재배선층(Redistribution layer) 트레이스 (더 낮은 저항)
컬럼(Columns)을 통한 더 많은 전원/접지 (더 낮은 인덕턴스)
더 나은 평탄도(Planarity) = 더 균일한 범프 접촉 = 더 낮은 접촉 저항

누적 효과: 패키지 수준의 전력 공급 임피던스(Impedance)가 40-60% 감소하며, 이는 직접적으로 더 높은 클록 주파수(Clock frequencies)와 더 넓은 전압 마진(Voltage margins)으로 이어집니다.

칩렛 아키텍처 지원 (Chiplet Architecture Support)

최신 AI 프로세서(NVIDIA Blackwell, AMD MI400, Intel Clearwater Forest)는 4-12개의 컴퓨팅 다이(Compute dies)가 공유 기판에서 통신하는 멀티 칩렛(Multi-chiplet) 설계를 사용합니다. 이러한 다이 간 링크(Die-to-die links)에는 다음이 필요합니다:

극도로 미세한 피치 (Extremely fine pitch) (칩렛 간 36-55µm 범프 피치)
매우 평탄한 기판 (Very flat substrate) (신뢰할 수 있는 열압착 본딩(Thermocompression bonding)을 위해 30µm 미만의 휘어짐(Warpage))
저손실 상호 연결 (Low-loss interconnect) (레인당 16-32 Gbps의 다이 간 링크)

유기 기판(Organic substrates)은 이러한 멀티 칩렛 설계가 요구하는 패키지 크기에서 평탄도를 유지할 수 없습니다. 유리는 이를 기하학적으로 해결합니다. 실리콘의 열팽창과 일치시킴으로써 스케일링을 방해하는 휘어짐(Warpage)을 제거합니다.

대역폭 밀도 (Bandwidth Density)

AI 학습 워크로드(Workloads)는 메모리 대역폭(Memory-bandwidth)에 의해 성능이 제한됩니다. HBM4 메모리 스택은 각각 8-16 Gbps의 속도로 수천 개의 병렬 레인(Parallel lanes)을 통해 프로세서와 통신합니다. 기판의 상호 연결 밀도(Interconnect density)는 컴퓨팅 다이(Compute die)에 도달할 수 있는 메모리 대역폭의 양을 직접적으로 제한합니다:

유기 기판 (Organic): ~500 connections/mm² → 4-6개의 HBM 스택으로 제한
유리 기판 (Glass): ~2,500 connections/mm² → 패키지당 8-12개 이상의 HBM 스택 지원

패키지당 더 많은 HBM 스택을 탑재할수록 = 더 높은 메모리 대역폭을 확보할 수 있으며 = 더 빠른 학습이 가능해집니다. 유리 기판은 말 그대로 차세대 AI 학습 하드웨어의 성능 스케일링(Scaling)을 위한 필수 전제 조건입니다.

경쟁 구도 (The Competitive Landscape)

Intel: 선점자 우위 (First Mover Advantage)

Intel의 유리 기판 프로그램(2023년 발표, 2026년 대량 생산(HVM) 예정)은 경쟁사 대비 2-3년의 기술적 우위를 제공합니다:

독자적인 TGV(Through-Glass Via) 형성 공정
Advanced Packaging 시설 내 통합 패널 레벨 제조(Panel-level manufacturing)
Clearwater Forest를 통한 생산 가능성 입증 — 더 이상 연구 프로젝트 단계가 아님

추격을 가속화하는 중국 기업들

ETNews와 IC&PCB Union의 보도에 따르면, 중국 기업들은 유리 기판 투자를 가속화하고 있습니다:

Visionox: 기존의 유리 핸들링 및 리소그래피(Lithography) 전문성을 활용하여 유리 기판으로 사업을 전환하고 있는 디스플레이 제조업체입니다. 2026년까지 디스플레이와 반도체 기판 애플리케이션 모두를 목표로 하는 50억 위안 규모의 투자 프로그램을 발표했습니다.

AKM Meadville: 중국의 선도적인 HDI 기판 공급업체로, 프로토타입 유리 기판 파일럿 라인을 구축했습니다. 기존 유기 IC 기판 분야에서의 지배력을 바탕으로, 설계를 유리 기판으로 전환하는 데 필요한 고객 관계를 확보하고 있습니다.

WG Tech / TGV Tech: TGV(Through-Glass Via) 기술에만 전념하는 자회사입니다. 이미 1.6T 광학 모듈용 소량 생산 유리 기판을 공급하고 있으며, 이는 컴퓨팅 이외 분야에서의 초기 상업적 응용 사례입니다.

한국의 추진력 (Korean Push)

한국은 대만 및 중국과의 패키징 격차를 줄이기 위해 박차를 가하고 있습니다. Samsung의 파운드리(Foundry) 부문과 한국의 기판 제조사(Samsung Electro-Mechanics, LG Innotek)는 Samsung 자체의 AI 가속기 패키징 로드맵을 지원하기 위해 유리 기판(Glass Substrate) R&D에 투자하고 있습니다.

PCB 산업에 미치는 영향

PCB 제조사에게 변화되는 점

유리 기판은 PCB를 대체하는 것이 아니라, 칩과 PCB 사이의 IC 기판(IC Substrate) 계층을 대체합니다. 그 영향은 다음과 같습니다:

메인보드 설계의 변화: 유리 기판 패키지는 서로 다른 볼 패턴(Ball Pattern), 전력 공급(Power Delivery) 요구 사항 및 열 인터페이스(Thermal Interface)를 가집니다. PCB 메인보드는 각 유리 기판 프로세서 세대에 맞춰 재설계되어야 합니다.
신호 무결성(Signal Integrity) 요구 사항 증가: 패키지 레벨의 상호 연결(Interconnect)이 더 이상 병목 현상이 되지 않음에 따라, PCB 메인보드의 배선(Trace)이 제한 요인이 됩니다. 더 엄격한 임피던스 허용 오차(±5% 표준)와 PCB 메인보드에서의 초저손실(Ultra-low-loss) 재료 채택이 예상됩니다.
전력 공급 구리 중량(Copper Weight): 유리 기판은 더 높은 프로세서 전력(>600W TDP)을 가능하게 합니다. PCB 전력 평면(Power Plane)은 이에 비례하여 확장되어야 합니다 — 4-8 oz 구리, 임베디드 버스바(Embedded Bus Bars).
IC 기판 시장의 혼란: 전통적인 ABF 기판 제조사(Ibiden, Shinko, Unimicron)는 유리 기판 역량에 투자하거나, 유리 기판 전문 제조사들에게 시장 점유율을 잠식당할 위험에 처해 있습니다.

변하지 않는 점

PCB는 여전히 시스템 레벨에서 모든 것을 연결합니다.
증가하는 PCB 복잡성은 유리 기판 패키지를 지원합니다.
고층(High-layer-count), 제어 임피던스(Controlled-impedance) PCB 수요는 실제로 증가합니다.
기판 기술 선택과 관계없이 AI 서버 시장에 공급하는 제조사들은 수요 성장을 경험하게 됩니다.

타임라인: 유리 기판 도입 로드맵

기간	응용 분야	물량
2026 (현재)	Intel Xeon 6+ 서버 CPU	월 수천 개
...

유기(Organic) 기판에서 유리 기판으로의 전환이 완전히 전개되는 데는 10년이 걸리겠지만, AI 하드웨어 설계자들에게 이 변화는 지금 일어나고 있습니다.

하드웨어 엔지니어가 오늘 해야 할 일

패키지 볼 맵 (package ball maps) 모니터링: 차세대 프로세서는 서로 다른 기판 볼 피치 (substrate ball pitches)를 가질 것이므로, 이에 맞춰 PCB 풋프린트 라이브러리 (PCB footprint libraries)를 계획하십시오.
초저손실 (ultra-low-loss) PCB 재질 지정: 유리 기판 (glass-substrate) 프로세서와 인터페이스하는 신호를 위해 Megtron 6/7, Tachyon 또는 그에 상응하는 재질을 지정하십시오.
높은 전력 소비에 대비한 설계: 600W 이상의 패키지를 위한 열 솔루션 (thermal solutions)을 계획하십시오.
PCB 제조사와 조기에 협력: AI 서버 보드를 위한 첨단 재질의 가용성 및 임피던스 제어 (controlled impedance) 역량에 대해 논의하십시오.

추가 읽을거리

차세대 AI 프로세서를 위한 PCB 시스템을 구축하고 계십니까? 유리 기판 패키지용 메인보드 설계에 대해 저희 엔지니어링 팀과 상담하십시오. 가장 까다로운 AI 하드웨어 플랫폼을 위해 재질 선정, 임피던스 검증, 전력 공급 (power delivery) 최적화를 도와드리겠습니다.

원문은 AtlasPCB에 게시되었습니다.