AI 하드웨어의 면적 효율성 향상을 위한 SRAM 기반 디지털 맞춤형 연산 엔진
요약
본 논문은 인메모리 컴퓨팅(IMC) 시스템의 라우팅 문제를 해결하기 위해 10T SRAM 셀과 전가산기를 통합한 새로운 디지털 맞춤형 연산 엔진 아키텍처를 제안합니다. 이 설계는 이진 신경망(BNN)의 XNOR 연산에 최적화되어 있으며, 기존 CMOS 설계 대비 면적 효율성을 2.67배 향상시켰습니다.
핵심 포인트
- 10T SRAM 셀과 전가산기 통합을 통해 라우팅 복잡도를 50% 감소시킴
- 이진 신경망(BNN)에 최적화된 XNOR 기반 MAC 연산 수행
- 14T 기반 전가산기 채택으로 기존 28T 기반 설계 대비 면적 오버헤드 대폭 절감
- 최신 기술(SOTA) 대비 전체 하드웨어 면적 효율성 2.67배 개선 및 지연 시간 단축
본 논문은 기존의 인메모리 컴퓨팅 (In-Memory Computing) 시스템에서 흔히 발생하는 광범위한 라우팅 (Routing) 문제를 완화하기 위해, XNOR 기반 인메모리 컴퓨팅을 위한 10T SRAM 셀을 활용하는 새로운 아키텍처를 제시합니다. 인메모리 곱셈 셀 사이에 전가산기 (Full Adder)를 통합함으로써, 제안된 설계는 라우팅 복잡도를 50% 감소시킵니다. 이 아키텍처는 이진 신경망 (Binary Neural Networks, BNNs)에 최적화된 XNOR 연산을 사용하여 곱셈-누산 (Multiply-Accumulate, MAC) 연산을 수행합니다. 또한, 가산기 트리 (Adder Tree) 내에 N비트 리플 캐리 가산기 (Ripple Carry Adder)를 구축하기 위해 14T 기반 전가산기를 채택하였으며, 이는 기존의 28T 기반 CMOS 설계와 비교하여 면적을 크게 줄여줍니다. 10T SRAM XNOR 연산은 MAC 연산의 지연 시간 (Latency)을 더욱 향상시킵니다. 제안된 방식은 지연 시간과 면적 오버헤드를 줄여, 최신 기술 (State-of-the-art) 대비 전체 하드웨어의 면적 효율성을 2.67배 개선합니다.
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