정렬 (Sorting)은 수많은 계산 영역에 걸쳐 있는 근본적인 연산입니다. 전통적으로 이 과정은 정렬을 위해 메인 메모리 (Main Memory)에서 프로세싱 유닛 (Processing Unit)으로 데이터를 전송한 다음, 정렬된 데이터를 다시 메모리에 쓰는 과정을 포함합니다. 이러한 전통적인 방식은 메모리와 프로세싱 구성 요소 간의 광범위한 데이터 이동으로 인해 상당한 지연 시간 (Latency)과 에너지 오버헤드 (Energy Overheads)를 발생시킵니다. 이러한 오버헤드를 완화하기 위해, 본 논문은 오프칩 (Off-chip) 데이터 전송의 필요성을 제거하고 메모리 패브릭 (Memory Fabric) 내에서 직접 정렬 연산을 실행하는 새로운 아키텍처를 소개합니다. 저희가 알기로는, 이 연구는 6T SRAM을 사용한 인메모리 정렬 (In-memory Sorting)에 대한 첫 번째 탐구입니다. 제안된 아키텍처는 디지털 시스템에서 흔히 사용되는 표준 가중치 이진 기수 (Weighted Binary Radix) 형식으로 표현된 데이터에서 작동하도록 설계되었습니다. 제안된 아키텍처는 멤리스터 (Memristor) 기반의 IMC 정렬과 비교하여 지연 시간을 3.4배 유의미하게 단축했습니다.