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본 연구는 TSMC 16 nm FinFET 공정을 기반으로 양의 피드백 부가직(PFAL)을 조사했습니다. 전력-클럭 파형 최적화를 통해, 최소 에너지 동작은 기존 사다리꼴보다 삼각형 형태에 가까워짐을 발견했습니다. 이를 활용하여 설계된 조합 회로는 정적 CMOS 대비 높은 에너지 효율과 낮은 에너지를 달성했습니다.
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원문 바로가기부가직(Adiabatic logic)은 준가역적 스위칭을 통해 부하 커패시턴스에 저장된 에너지 일부를 회수할 수 있지만, FinFET 기술 및 다중 GHz 주파수에서 이의 파형 최적화 동작은 여전히 충분히 탐구되지 않은 영역입니다. 본 연구는 TSMC 16 nm FinFET 공정에서의 양의 피드백 부가직(Positive Feedback Adiabatic Logic, PFAL)을 조사합니다. 기능적으로 완전한 PFAL 게이트 라이브러리를 설계하고, 전력-클럭 진폭, 주파수 및 파형 모양에 대한 에너지-지연 곱 최적화를 사용하여 검증하고 특성화했습니다. 전력-클럭 스윕 결과, 최소 에너지 파형은 기존의 사다리꼴(trapezoid) 형태보다는 삼각형(triangular) 형태에 가까워지는 것으로 나타났습니다. 최적화된 단일 게이트 PFAL 셀은 동등한 정적 CMOS 게이트보다 최대 3.83배 낮은 에너지를 달성하며, 사인파 여기는 사다리꼴 여기 대비 에너지 효율을 최대 1.32배 향상시키고 유효 동작 범위를 확장합니다. 이후 이 라이브러리를 사용하여 2:1 멀티플렉서, 4비트 리플 캐리 가산기(ripple carry adder), 4비트 Brent-Kung 캐리 루크어헤드 가산기를 포함한 더 큰 조합 회로를 구성했습니다. 캐리 루크어헤드 가산기는 삼각형 전력-클럭에 대해 정적 CMOS 에너지 추정치와 비교하여 최대 5.3배의 이득을 달성합니다.