1,000,000개의 p-bits를 갖춘 프로그래밍 가능한 확률적 컴퓨터 (Programmable Probabilistic Computer

p-bits로 구축된 확률적 컴퓨터 (Probabilistic computers)는 Ising 모델의 샘플링 및 최적화를 위한 하드웨어 가속기로 제안되어 왔으나, 기존 시스템은 단일 칩에 국한되어 해당 칩의 용량과 메모리 대역폭(memory bandwidth)에 의해 제한을 받아왔습니다. 본 연구에서는 FPGA를 네트워크로 연결하여 단일 장치가 수용할 수 있는 것보다 훨씬 더 큰 단일 Ising 머신을 구성함으로써 이 한계를 극복하고, 100만 개의 p-bits를 갖춘 프로그래밍 가능한 확률적 컴퓨터를 구현합니다. 이 머신은 모든 결합 가중치(coupling weight)를 로컬 온칩 메모리(on-chip memory)에 유지하면서 초당 1조 번 이상의 플립(flips) 속도로 Gibbs 샘플링 (Gibbs sampling)을 수행합니다. 실행 과정에서 장치들은 1비트 경계 상태(boundary states) 외에는 아무것도 교환하지 않습니다. 이러한 아키텍처는 모든 분산 샘플러(distributed sampler)에 있어 근본적인 질문을 던집니다: 분할된 머신이 분할되지 않은 머신처럼 동작하기 위해 경계 정보(boundary information)를 얼마나 자주 갱신해야 하는가? 3차원 Edwards-Anderson 스핀 유리(spin glasses)를 사용하여, 우리는 그 답이 경계 교환 빈도($f_{comm}$)와 로컬 p-bit 업데이트 빈도($f_{p-bit}$)의 단일 타이밍 비율인 $\eta = f_{comm}/f_{p-bit}$에 의해 결정됨을 보여줍니다. 토폴로지(topology)에 의존적인 임계값(threshold) 이상에서는 분산 머신이 단일형 GPU 참조 모델과 일치하는 성능을 보입니다. 임계값 미만에서는 잔류 에너지(residual energy)가 여전히 거듭제곱 법칙(power law)을 따르며 감소하지만 지수(exponent)가 감소하며, 이로 인해 병렬성(parallelism)이 정량화 가능한 처리량-정확도 트레이드오프(throughput-accuracy tradeoff)로 변하게 됩니다. 이론적인 클러스터 평균장 모델(cluster mean-field model)은 동일한 동작을 재현하며, 이러한 트레이드오프가 분할된 확률적 역학(partitioned stochastic dynamics)의 보편적인 특성임을 보여줍니다. 이러한 결과는 스핀 유리(spin glasses), Max-Cut, 그리고 불 충족 가능성 문제(Boolean satisfiability) 전반에 걸쳐 입증된 프로그래밍 가능한 100만 p-bit 플랫폼을 제공하며, 확률적 컴퓨터를 단일 칩 한계 너머로 확장하기 위한 정량적인 설계 규칙을 함께 제시합니다.